JPS60142580A - トランジスタ装置 - Google Patents
トランジスタ装置Info
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- JPS60142580A JPS60142580A JP59243548A JP24354884A JPS60142580A JP S60142580 A JPS60142580 A JP S60142580A JP 59243548 A JP59243548 A JP 59243548A JP 24354884 A JP24354884 A JP 24354884A JP S60142580 A JPS60142580 A JP S60142580A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/15—Structures with periodic or quasi periodic potential variation, e.g. multiple quantum wells, superlattices
- H01L29/157—Doping structures, e.g. doping superlattices, nipi superlattices
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- H—ELECTRICITY
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- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S505/00—Superconductor technology: apparatus, material, process
- Y10S505/825—Apparatus per se, device per se, or process of making or operating same
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は低温トンネリング・トランジスタ、特に2個の
電極を有し、その間に半導体障壁物質が配され、そこを
トンネリング電流が流れるようなデバイスに関する。こ
のデバイスは例えば論理回路又はメモリのスイッチング
・デバイスとして用いることができ、またアナログ信号
増幅器としての用途も有する。
電極を有し、その間に半導体障壁物質が配され、そこを
トンネリング電流が流れるようなデバイスに関する。こ
のデバイスは例えば論理回路又はメモリのスイッチング
・デバイスとして用いることができ、またアナログ信号
増幅器としての用途も有する。
従来、極低温で動作する種々の1〜ランジスタが提案さ
れており、それらは特に超伝導材料が使われるならば、
デバイス・レベル及びシステム・レベルにおいて低消費
電力、高い実装密度及び高速性といった重要な利点を与
える。それらの中で特に有望なものについて以下説明す
る。
れており、それらは特に超伝導材料が使われるならば、
デバイス・レベル及びシステム・レベルにおいて低消費
電力、高い実装密度及び高速性といった重要な利点を与
える。それらの中で特に有望なものについて以下説明す
る。
米国特許第4220959号はシリコン、ゲルマニウム
又はそれらの合金から成る多結晶半導体トンネル障壁を
有するジョゼフソン・トンネル接合デバイスを開示して
いる。その障壁高は、製造時に、半導体材料のドーピン
グによって制御される。作動時に、このデバイスは超伝
導電極の近傍にあってそれから電気的に絶縁された制御
線によって磁界を印加することによって制御される。
又はそれらの合金から成る多結晶半導体トンネル障壁を
有するジョゼフソン・トンネル接合デバイスを開示して
いる。その障壁高は、製造時に、半導体材料のドーピン
グによって制御される。作動時に、このデバイスは超伝
導電極の近傍にあってそれから電気的に絶縁された制御
線によって磁界を印加することによって制御される。
米国特許第3500137号は、超伝導キャリア輸送を
可能にする半導体チャネルを有し5、電界効果トランジ
スタに類似した動作をする低温電子デバイスを開示して
いる。デプレッション・モードとエンハンスメント・モ
ードの両方の動作が説明されている。第1のゲートは、
伝導領域を空乏化又は強化するためにチャネルに電界を
加えるために設けられている。第2のゲー1−は、超伝
導領域を正常抵抗状態に切り換えるためにチャネルに磁
界を加えるために使われる。
可能にする半導体チャネルを有し5、電界効果トランジ
スタに類似した動作をする低温電子デバイスを開示して
いる。デプレッション・モードとエンハンスメント・モ
ードの両方の動作が説明されている。第1のゲートは、
伝導領域を空乏化又は強化するためにチャネルに電界を
加えるために設けられている。第2のゲー1−は、超伝
導領域を正常抵抗状態に切り換えるためにチャネルに磁
界を加えるために使われる。
論文、「超伝導電界効果トランジスタ(′Superc
onducting Field −Effect T
ransistor”(IBMテクニカル・デスクロジ
ャ・ブレチン第19巻第4号第1461頁所載)には、
超伝導薄膜に対する電界の効果を利用したデバイスが提
案されている。制御ゲー1〜に印加される電界は超伝導
体の表面の電荷濃度を増加させ、それによって臨界温度
Tcも増加させる。デバイスの動作温度′を適当に選択
すれば、印加された電界は、薄膜を正常伝導状態から超
伝導状態へ切り換えさせる。
onducting Field −Effect T
ransistor”(IBMテクニカル・デスクロジ
ャ・ブレチン第19巻第4号第1461頁所載)には、
超伝導薄膜に対する電界の効果を利用したデバイスが提
案されている。制御ゲー1〜に印加される電界は超伝導
体の表面の電荷濃度を増加させ、それによって臨界温度
Tcも増加させる。デバイスの動作温度′を適当に選択
すれば、印加された電界は、薄膜を正常伝導状態から超
伝導状態へ切り換えさせる。
いわゆるプレイ・トランジスタが米国特許第41575
55号に説明されている。このデバイスは超伝導体と絶
縁酸化物M”kのサンドインチ構造の形に形成された、
インジェクタ及びコレクタの2つのトンネル接合から構
成されている。動作時に、準粒子が中央の超伝導体中に
注入され、それによってコレクタ障壁のトンネリング確
率が増加する。電流利得は、長い再結合時間に関係した
コレクタ増倍効果(導入された準粒子がエネルギー変化
を生じ、2回以上障壁を横切る)に依存している。
55号に説明されている。このデバイスは超伝導体と絶
縁酸化物M”kのサンドインチ構造の形に形成された、
インジェクタ及びコレクタの2つのトンネル接合から構
成されている。動作時に、準粒子が中央の超伝導体中に
注入され、それによってコレクタ障壁のトンネリング確
率が増加する。電流利得は、長い再結合時間に関係した
コレクタ増倍効果(導入された準粒子がエネルギー変化
を生じ、2回以上障壁を横切る)に依存している。
米国特許第4334158号はQUITERONと呼ば
れる超伝導トンネル接合トランジスタを開示している。
れる超伝導トンネル接合トランジスタを開示している。
このデバイス構造は、間に1−ンネル障壁を有する3つ
の超伝導電極によって形成されたインジェクタ接合及び
アクセプタ接合より成るという点でグレ付−ランジスタ
の構造に似ている。動作時には、中央の電極に大量の準
粒子が注入され、その電極の超伝導バンド・ギャップが
大幅に変化する。従って、アクセプタ接合の電流に影響
が生じ、利得が得られる。
の超伝導電極によって形成されたインジェクタ接合及び
アクセプタ接合より成るという点でグレ付−ランジスタ
の構造に似ている。動作時には、中央の電極に大量の準
粒子が注入され、その電極の超伝導バンド・ギャップが
大幅に変化する。従って、アクセプタ接合の電流に影響
が生じ、利得が得られる。
こ汎までに提案されたデバイスのいずれも、本発明の概
念、即ちキャリアが本質的に「凍結」されているために
低温において絶縁体のようにふるまう適当にドープされ
た半導体障壁層のトンネル障壁に影響を与えるように制
御電圧を加えるという概念は使用していない。
念、即ちキャリアが本質的に「凍結」されているために
低温において絶縁体のようにふるまう適当にドープされ
た半導体障壁層のトンネル障壁に影響を与えるように制
御電圧を加えるという概念は使用していない。
低温で動作するトランジスタに関して、電圧/電流利得
、高速性、高実装密度の可能性、良好な絶縁性及び低電
力消費性等のデバイス特性が望まれている。さらに、大
規模集積技術に適した単純な構造が必要である。これま
でに開示されたどのデバイスも、それら全ての要件を同
時に満足してはいない。
、高速性、高実装密度の可能性、良好な絶縁性及び低電
力消費性等のデバイス特性が望まれている。さらに、大
規模集積技術に適した単純な構造が必要である。これま
でに開示されたどのデバイスも、それら全ての要件を同
時に満足してはいない。
本発明の目的は、サブ・ピコ秒のスイッチング時間が可
能であり且つmV領領域制御信号で動作する高速トラン
ジスタを提供することである。本発明によれば、製造が
容易で且つ高実装密度の可能な、サブ・ミクロン寸法の
単純な構造のトランジスタが得られる。このような小寸
法及び小信号レベルを用いれば、低温の動作温度におい
て低消費電力が達成される。
能であり且つmV領領域制御信号で動作する高速トラン
ジスタを提供することである。本発明によれば、製造が
容易で且つ高実装密度の可能な、サブ・ミクロン寸法の
単純な構造のトランジスタが得られる。このような小寸
法及び小信号レベルを用いれば、低温の動作温度におい
て低消費電力が達成される。
本発明は上記目的を満足させ、これまで知られているデ
バイスの欠点を取り除くことを意図している。以下説明
する低温トンネル障壁・1−ランジスタは、2つの電極
の間に配置された半導体障壁を有し、制御信号を供給す
るための少なくとも1つのゲート端子が半導体障壁材料
に接続されていること、及び動作温度において熱的に励
起されたキャリアによる電流よりもトンネル電流のほう
が重要であるように半導体障壁の材料、寸法が選定され
ていること、半導体の伝導帯の下端又は価電子帯の上端
とフェルミ・レベルとの間のエネルギーの差が数m e
V程度であって、グー1一端子に加えられるmV領領
域信号によってトンネル電流の制御ができるような低い
エネルギー障壁が形成されていることを特徴とする。
バイスの欠点を取り除くことを意図している。以下説明
する低温トンネル障壁・1−ランジスタは、2つの電極
の間に配置された半導体障壁を有し、制御信号を供給す
るための少なくとも1つのゲート端子が半導体障壁材料
に接続されていること、及び動作温度において熱的に励
起されたキャリアによる電流よりもトンネル電流のほう
が重要であるように半導体障壁の材料、寸法が選定され
ていること、半導体の伝導帯の下端又は価電子帯の上端
とフェルミ・レベルとの間のエネルギーの差が数m e
V程度であって、グー1一端子に加えられるmV領領
域信号によってトンネル電流の制御ができるような低い
エネルギー障壁が形成されていることを特徴とする。
本発明のトンネル確率・1〜ランジスタの基本構造を第
1図に示す。絶縁基板10上に、ソース12、ドレイン
13及びゲート14の電極が取り付けられた半導体チャ
ネル11が配置されてbする。
1図に示す。絶縁基板10上に、ソース12、ドレイン
13及びゲート14の電極が取り付けられた半導体チャ
ネル11が配置されてbする。
ソースとドレインとの間を流れる電流の経路は線15で
示されている。第1の実施例で、ソース及びドレイン電
極は超低4金属からできてνする。しかしながら、計算
によれば正常金属の電極も同様に使用できる。ソース電
極とドレイン電極との間の半導体のチャネル11は、低
温の動作温度において、数m e Vの低エネルギーの
障壁を有する絶縁体としてふるまうべきである。チャネ
ルは、印加されるドレイン電圧v0の影響の下にそこを
電荷キャリア(準粒子、電子、又はホール)がかなりの
量、トンネル確率しうるように充分に短くなっている。
示されている。第1の実施例で、ソース及びドレイン電
極は超低4金属からできてνする。しかしながら、計算
によれば正常金属の電極も同様に使用できる。ソース電
極とドレイン電極との間の半導体のチャネル11は、低
温の動作温度において、数m e Vの低エネルギーの
障壁を有する絶縁体としてふるまうべきである。チャネ
ルは、印加されるドレイン電圧v0の影響の下にそこを
電荷キャリア(準粒子、電子、又はホール)がかなりの
量、トンネル確率しうるように充分に短くなっている。
低温において、半導体中のキャリアは殆んど凍結されて
いる。条件は、熱的に励起されたキャリアの電流よりも
トンネル電流のほうが重要になるように選ばれている。
いる。条件は、熱的に励起されたキャリアの電流よりも
トンネル電流のほうが重要になるように選ばれている。
トンネル電流は、ソースとドレインとの間の障壁の高さ
を制御しそれによってトンネル確率に影響を与える、ゲ
ート電極14に加えられる電圧V。によって制御される
。
を制御しそれによってトンネル確率に影響を与える、ゲ
ート電極14に加えられる電圧V。によって制御される
。
−見したところ、この構造は、(ソースとドレインとを
接続する半導体チャネルを流れる電流が、ゲート電極に
隣接した空乏領域を増減させることによりキャリア輸送
に利用できるチャネル断面積に影響を与えることによっ
て制御されている)従来のFETデバイスによく似てい
る。しかし、以下の説明から明らかなように、本発明の
1−ランジスタの動作及び特徴はFETとは本質的に異
なっている。
接続する半導体チャネルを流れる電流が、ゲート電極に
隣接した空乏領域を増減させることによりキャリア輸送
に利用できるチャネル断面積に影響を与えることによっ
て制御されている)従来のFETデバイスによく似てい
る。しかし、以下の説明から明らかなように、本発明の
1−ランジスタの動作及び特徴はFETとは本質的に異
なっている。
第1図の第1の実施例において、ソースS及びドレイン
Dは超伝導材料から構成されている。この例ではニオブ
(Nb)が使われている。間にゲート電極Gが配置され
ている。ソース−ドレイン間の距離りは約1100nで
ある。チャネルはn型半導体材料の層によって形成され
る。ここでは、ガリウム砒素(GaAs)が使われてい
るが、ゲルマニウム(Ge)又はシリコン(Si)等の
他の材料も適している。この半導体材料は、低温におい
て、伝導帯とフェルミ・レベルとの間のエネルギー差が
超伝導体のギャップ・エネルギーの領域にあるように、
ドーピングされている。半導体材料とドーパントを適当
に選択すると、半導体障壁を通る準粒子トンネル電流に
関して低い障壁を得ることができる。この事は、デバイ
スのエネルギー図を示す第2図に示されている。Ecは
伝導帯レベル、EDはECとドナー・レベルとの間の差
である。フェルミ・レベルはEFで表わされている。
Dは超伝導材料から構成されている。この例ではニオブ
(Nb)が使われている。間にゲート電極Gが配置され
ている。ソース−ドレイン間の距離りは約1100nで
ある。チャネルはn型半導体材料の層によって形成され
る。ここでは、ガリウム砒素(GaAs)が使われてい
るが、ゲルマニウム(Ge)又はシリコン(Si)等の
他の材料も適している。この半導体材料は、低温におい
て、伝導帯とフェルミ・レベルとの間のエネルギー差が
超伝導体のギャップ・エネルギーの領域にあるように、
ドーピングされている。半導体材料とドーパントを適当
に選択すると、半導体障壁を通る準粒子トンネル電流に
関して低い障壁を得ることができる。この事は、デバイ
スのエネルギー図を示す第2図に示されている。Ecは
伝導帯レベル、EDはECとドナー・レベルとの間の差
である。フェルミ・レベルはEFで表わされている。
周知のように、4°に程度の低温では、EFは伝導帯レ
ベルECとドーパン1−・レベルEc E。
ベルECとドーパン1−・レベルEc E。
とのほぼ中間にある。超伝導電極に関しては、バンド・
ギャップVg=2Δ及び状態密度をエネルギーの関数と
して表わす曲線が示されている。領域QPは、有限温度
において半導体障壁をトンネルするのに利用可能な、ギ
ャップより大きなエネルギーを持つ準粒子を示す。
ギャップVg=2Δ及び状態密度をエネルギーの関数と
して表わす曲線が示されている。領域QPは、有限温度
において半導体障壁をトンネルするのに利用可能な、ギ
ャップより大きなエネルギーを持つ準粒子を示す。
スズ(Sn)又はセレン(Se)は、GaAs中に、E
Cの下方約6111evのドナー・レベルを与える。従
って充分な低温で、E、の下方約3111evにフェル
ミ・レベルE、ができる。超伝導体のバンド・ギャップ
Vg=2Δは約2meVなので、障壁の高さφ0は2’
meV程度の低さである。φ0は、ドレイン電圧VDも
ゲート電圧V。も印加されていない時の、最も低い伝導
帯の準粒子に関する半導体チャネルのエネルギー障壁で
ある。
Cの下方約6111evのドナー・レベルを与える。従
って充分な低温で、E、の下方約3111evにフェル
ミ・レベルE、ができる。超伝導体のバンド・ギャップ
Vg=2Δは約2meVなので、障壁の高さφ0は2’
meV程度の低さである。φ0は、ドレイン電圧VDも
ゲート電圧V。も印加されていない時の、最も低い伝導
帯の準粒子に関する半導体チャネルのエネルギー障壁で
ある。
砒素(As)又はリン(P)をドープしたGeの場合、
フェルミ・レベルはEcの下方約6 meVの所に来る
。フェルミ・レベルの位置のこれ以上の制御はドーパン
1〜の量のよって行なうことができる。
フェルミ・レベルはEcの下方約6 meVの所に来る
。フェルミ・レベルの位置のこれ以上の制御はドーパン
1〜の量のよって行なうことができる。
もし長さL及び障壁VBの半導体チャネルを流れるトン
ネル電流ITが、エネルギー障壁上に熱的に励起された
キャリアによる電流よりも優勢であるならば、下記の近
似的条件が満足されるべきである。
ネル電流ITが、エネルギー障壁上に熱的に励起された
キャリアによる電流よりも優勢であるならば、下記の近
似的条件が満足されるべきである。
VF6
に比例し、一方励起されたキャリアによる電流がexp
(V B/ k ’r)に比例するからである。障壁の
高さが+neV領域にある場合、]、 OOII IT
Iよりも短かいチャネルの長さしを実現することが困難
な限り、デバイスは低温Tで動作しなければならない。
(V B/ k ’r)に比例するからである。障壁の
高さが+neV領域にある場合、]、 OOII IT
Iよりも短かいチャネルの長さしを実現することが困難
な限り、デバイスは低温Tで動作しなければならない。
非常な低温、例えば4°■くにおいて、半導体中のキャ
リアは事実上全て凍結され半導体は基本的には絶縁体で
ある。この時そのフェルミ・レベルは伝導帯の下方、数
ミリボルトの所にある。
リアは事実上全て凍結され半導体は基本的には絶縁体で
ある。この時そのフェルミ・レベルは伝導帯の下方、数
ミリボルトの所にある。
」−述のように、2つの超伝導電極の間の準粒子1−ン
ネリングに関する障壁φ0は数m c V程度である。
ネリングに関する障壁φ0は数m c V程度である。
この事は、電圧VDがソース電極とドレイン電極との間
に印加された時に生じる有効障壁高φにもあてはまる。
に印加された時に生じる有効障壁高φにもあてはまる。
1−ンネリング障壁高φの制御。
従って障壁を通るトンネル電流の制御は、半導体に接続
されたグー1−電極Gに印加されるm’V信号VGを用
いて行われる。
されたグー1−電極Gに印加されるm’V信号VGを用
いて行われる。
n型半導体チャネルを用いたトランジスタに関して以上
述べた事は、逆の極性のゲーl〜電圧を用いれば、p型
半導体の場合のホール・トンネル電流にも当てはまる。
述べた事は、逆の極性のゲーl〜電圧を用いれば、p型
半導体の場合のホール・トンネル電流にも当てはまる。
そのエネルギー図は第3図に示されている。ここで、E
Vは価電子帯レベル、EΔはEVとアクセプタ・レベル
との間の差である。
Vは価電子帯レベル、EΔはEVとアクセプタ・レベル
との間の差である。
第4図はトランジスタの準粒子トンネリング特性を示す
ものである。ゲートに印加される電圧V()をパラメー
タとして、■T−V。曲線が描かれている。VDのある
最小値よりも上では、l〜ンネル電流はソース−ドレイ
ン電圧の変化に対して敏感ではない。即ち、この特性は
5極管の特性に非常に似ている。この電流は、(超伝導
電極の場合は)BC3状態密度、幾何学的形状、及び(
印加されるゲート電圧■。によって影響をうける)障壁
の高さによって基本的に決定される。
ものである。ゲートに印加される電圧V()をパラメー
タとして、■T−V。曲線が描かれている。VDのある
最小値よりも上では、l〜ンネル電流はソース−ドレイ
ン電圧の変化に対して敏感ではない。即ち、この特性は
5極管の特性に非常に似ている。この電流は、(超伝導
電極の場合は)BC3状態密度、幾何学的形状、及び(
印加されるゲート電圧■。によって影響をうける)障壁
の高さによって基本的に決定される。
mVレベルの入力信号を加えて障壁の高さを変化させる
事によって、電流の大きな変化が得られる。これは下記
のようにしてトンネル電流IT7J’電圧に対して指数
関数的に依存するためである。
事によって、電流の大きな変化が得られる。これは下記
のようにしてトンネル電流IT7J’電圧に対して指数
関数的に依存するためである。
ここで、IO=定数因子
φ =障壁の高さ
g −有効グー1〜結合因子
VG=入力ゲー1〜電圧
s’=トンネリング障壁の長さ
A =1.025 (mc/mo) 1′”mc/rn
□=半導体中の自由電子の質量に対する有効質量の比 Q a A sのチャネル(A−= 3 ) 、100
n mの障壁長S、3mVの障壁高φの場合、障壁高
をlsn V変化させると、電流は約10〜20の因子
だけ変化する。
□=半導体中の自由電子の質量に対する有効質量の比 Q a A sのチャネル(A−= 3 ) 、100
n mの障壁長S、3mVの障壁高φの場合、障壁高
をlsn V変化させると、電流は約10〜20の因子
だけ変化する。
破線の負荷線LLは関数V T = V O−I−17
xRLを表わす。但しv−rは、ドレイン電圧■。が抵
抗RLを経て印加される時にトランジスタにかかる電圧
降下である。
xRLを表わす。但しv−rは、ドレイン電圧■。が抵
抗RLを経て印加される時にトランジスタにかかる電圧
降下である。
このデバイスの速度は、究極的には、ソースとドレイン
との間のトンネリング時間によって制限される。この時
間に関する種々の表式が文献に現れている。ここでは、
最近Buettiker及びLc+ndauer(フィ
ジカル・レビュー・レターズ第49頁第23号)によっ
て導出されたものを使用する。それによれば、一様な障
壁の場合、この式から、究極的な速度の大きさの程度の
評価が得られる。平均的な1−ンネリング障壁高q・φ
B = 10 m e V、トンネリング距離s =
100nm、及び有効質l!1m * = rn O/
25の場合、上式によれば、τT=0.33ピコ秒で
ある。
との間のトンネリング時間によって制限される。この時
間に関する種々の表式が文献に現れている。ここでは、
最近Buettiker及びLc+ndauer(フィ
ジカル・レビュー・レターズ第49頁第23号)によっ
て導出されたものを使用する。それによれば、一様な障
壁の場合、この式から、究極的な速度の大きさの程度の
評価が得られる。平均的な1−ンネリング障壁高q・φ
B = 10 m e V、トンネリング距離s =
100nm、及び有効質l!1m * = rn O/
25の場合、上式によれば、τT=0.33ピコ秒で
ある。
第5A図〜第5E図に半導体チャネル上に100nrn
よりも短かい幅のゲート電極を41着するのに適した、
通常の自己整合技術を用いた製造工程が[観されている
。この工程は、ソース電極とドレイン電極との間に11
00nという小さな距離が必要なために、重要である。
よりも短かい幅のゲート電極を41着するのに適した、
通常の自己整合技術を用いた製造工程が[観されている
。この工程は、ソース電極とドレイン電極との間に11
00nという小さな距離が必要なために、重要である。
第5A図は、イオン注入又はエピタキシャル成長によっ
て得られた100〜300nmの厚さの理込み障壁層2
1を有する。非ドープG a A sより成る絶縁基板
20を示している。第5B図は、次の2つの工程の結果
を示している。第1の工程では、パターニング後にゲー
ト電極を形成する約20 Or+ mの厚さのNb層2
2が付着される。第2の工程では、マスクを用いて10
0 n rnの幅のフォトレジスト・ステンシル23が
付着される。
て得られた100〜300nmの厚さの理込み障壁層2
1を有する。非ドープG a A sより成る絶縁基板
20を示している。第5B図は、次の2つの工程の結果
を示している。第1の工程では、パターニング後にゲー
ト電極を形成する約20 Or+ mの厚さのNb層2
2が付着される。第2の工程では、マスクを用いて10
0 n rnの幅のフォトレジスト・ステンシル23が
付着される。
その幅は、1〜ランジスタのソース電極とドレイン電極
との間の距離を事実上、決定する。第5C図は)第1−
レジストで覆われていないNb層3が除去される次のプ
ラズマ・エツチング工程の結果を示す。このエツチング
工程は高いプラズマ圧力において、図に示すアンダーカ
ッl−を生じる等方性エツチングを生じるように良く制
御できる。このアンダーカッ1−は、ゲート電極22の
幅をi 00 Trm以下に減少させることができる。
との間の距離を事実上、決定する。第5C図は)第1−
レジストで覆われていないNb層3が除去される次のプ
ラズマ・エツチング工程の結果を示す。このエツチング
工程は高いプラズマ圧力において、図に示すアンダーカ
ッl−を生じる等方性エツチングを生じるように良く制
御できる。このアンダーカッ1−は、ゲート電極22の
幅をi 00 Trm以下に減少させることができる。
次に、第5D図に示すように、約100 n mの厚さ
のNb層24が構造全体の上に付着される。最後に、リ
フ1〜・オフ工程により、ゲーと電極上のフォトレジス
ト・ステンシル23及びN′b材料24Gが除去される
。
のNb層24が構造全体の上に付着される。最後に、リ
フ1〜・オフ工程により、ゲーと電極上のフォトレジス
ト・ステンシル23及びN′b材料24Gが除去される
。
第5E図は基本トランジスタ構造の断面図を示す。
層24’S及び24Dは各々、ソース電極及びドレイン
電極を形成する。それらの電極の間の間隔は1100n
であり、両者は、所望の障壁特性を有する1−ンネル電
流チャネルとして働< G a A s層21と接触し
ている。グー1〜電極は、それらの電極の間の1100
nの間隔内に層22によって形成され、それらの電極か
ら明確に分離している。
電極を形成する。それらの電極の間の間隔は1100n
であり、両者は、所望の障壁特性を有する1−ンネル電
流チャネルとして働< G a A s層21と接触し
ている。グー1〜電極は、それらの電極の間の1100
nの間隔内に層22によって形成され、それらの電極か
ら明確に分離している。
第5A図〜第5E図では、基本的で重要な工程のみを示
した。他の、例えばソース電極及びドレイン電極のパタ
ーニングに必要な、単純な従来のフォトレジスト/リフ
ト・オフ技術によって行なわれる工程は、説明を簡単に
するために省略した。
した。他の、例えばソース電極及びドレイン電極のパタ
ーニングに必要な、単純な従来のフォトレジスト/リフ
ト・オフ技術によって行なわれる工程は、説明を簡単に
するために省略した。
上述のように、トランジスタ中の電流は、グー1〜電極
に加えられる入力電圧によって制御される。
に加えられる入力電圧によって制御される。
ゲート電極と障壁チャネルとの間の有効な結合は、もし
印加電圧信号がトンネル障壁の高さを障壁領域の大部分
にわたって、即ちチャネル長の大部分にわたって変化さ
せるならば1本質的である。特に電圧利得はこの結合に
大きく依存している。
印加電圧信号がトンネル障壁の高さを障壁領域の大部分
にわたって、即ちチャネル長の大部分にわたって変化さ
せるならば1本質的である。特に電圧利得はこの結合に
大きく依存している。
しかしながら、基本的に2つの矛盾した要求が存在して
いる。第1に、全トンネル電流のうち大部分がわきにそ
わないように、好ましくはグー1−電極はチャネルから
分前されているべきである。
いる。第1に、全トンネル電流のうち大部分がわきにそ
わないように、好ましくはグー1−電極はチャネルから
分前されているべきである。
一方、制御電圧を半導体チャネルに良好に結合させるた
めに、グー1−電極は、可能な限りチャネルの全長及び
全深さにわたってチャネルに接近していなければならな
い。
めに、グー1−電極は、可能な限りチャネルの全長及び
全深さにわたってチャネルに接近していなければならな
い。
この両者の要求は、半導体からグー1〜電極を適当に分
離することによって満たされる。第6図、第7図盈び第
8図は、トンネリング・チャネルとゲー1−との間に適
当な障壁を与えることによってどのようにしてそれが実
現されるかを示すものである。この障壁は、電圧の損失
を小さく保つために、ゲー1〜をトンネリング・チャネ
ルから隔てる距離と比較して薄い必要がある。
離することによって満たされる。第6図、第7図盈び第
8図は、トンネリング・チャネルとゲー1−との間に適
当な障壁を与えることによってどのようにしてそれが実
現されるかを示すものである。この障壁は、電圧の損失
を小さく保つために、ゲー1〜をトンネリング・チャネ
ルから隔てる距離と比較して薄い必要がある。
第6図に示したデバイスにおいて、ゲート・アイソレー
ションは、酸化物層30によって与えられている。その
他の点ではデバイスは第1図に示したものと同じである
。数eVの障壁高を持つ通常の酸化物が使わ九る時、ソ
ース−ドレイン・1ヘンネリング確率に比較してゲー1
〜に対するl・ンネリング確率を無視し得るようにする
のに2〜5nm程度の酸化物の厚さで充分である。
ションは、酸化物層30によって与えられている。その
他の点ではデバイスは第1図に示したものと同じである
。数eVの障壁高を持つ通常の酸化物が使わ九る時、ソ
ース−ドレイン・1ヘンネリング確率に比較してゲー1
〜に対するl・ンネリング確率を無視し得るようにする
のに2〜5nm程度の酸化物の厚さで充分である。
第5A図〜第5E図に示した工程を用いる時、そのよう
な簿い酸化物のゲーI〜・アイソレーションは、例えば
埋込み障壁層21(第5A図)の製造に引き続く2つの
付加的な工程によって形成される。第1の工程で、薄い
Nb層(2〜5nm)が付着され、次に第2の工程でそ
れが陽極酸化されてN b 20 sになる。
な簿い酸化物のゲーI〜・アイソレーションは、例えば
埋込み障壁層21(第5A図)の製造に引き続く2つの
付加的な工程によって形成される。第1の工程で、薄い
Nb層(2〜5nm)が付着され、次に第2の工程でそ
れが陽極酸化されてN b 20 sになる。
ゲー1〜・アイソレーションは、ショットキー障壁31
(第7図)によって得ることもできる。そのためには
、イオン注入又はMBE (分子線エピタキシー)技術
が適している。
(第7図)によって得ることもできる。そのためには
、イオン注入又はMBE (分子線エピタキシー)技術
が適している。
ゲートを分離する他の方法は、広バンド・ギャップの薄
い半導体層32(第8図)をゲート電極の下に設けるこ
とである。但しトンネル電流の半導体材料はもとのまま
である。
い半導体層32(第8図)をゲート電極の下に設けるこ
とである。但しトンネル電流の半導体材料はもとのまま
である。
上記の実施例において、準粒子電流に関する低い障壁と
なるようにドープされた■型又はP型の半導体が使われ
ている。このチャネル材料は、バンド・ギャップΔEが
5〜10 m e V程度の、小バンド・ギャップ半導
体装置き換えることができる。それに関するエネルギー
図は第9図に示されている。このデバイスの動作は、ホ
ールが半導体障壁の価電子帯を通ることによってもトン
ネル障壁が起きる(この場合、動作はゲート電圧の符号
が逆になる)ことが可能な点を除けば、上記のものと同
じである。この図で、領域35及び36は、半導体障壁
を1−ンネリングするために有限温度で利用可能なキャ
リア、各々電子及びホールを示す。
なるようにドープされた■型又はP型の半導体が使われ
ている。このチャネル材料は、バンド・ギャップΔEが
5〜10 m e V程度の、小バンド・ギャップ半導
体装置き換えることができる。それに関するエネルギー
図は第9図に示されている。このデバイスの動作は、ホ
ールが半導体障壁の価電子帯を通ることによってもトン
ネル障壁が起きる(この場合、動作はゲート電圧の符号
が逆になる)ことが可能な点を除けば、上記のものと同
じである。この図で、領域35及び36は、半導体障壁
を1−ンネリングするために有限温度で利用可能なキャ
リア、各々電子及びホールを示す。
小バンド・ギャップ・チャネルを用いた構造は、電極−
チャネル界面における非オーミツク障壁の形成によって
生じる可能性のある困難が重要なものではないか又はそ
れが全く生じないという技術的利点を有する。例えば、
アシチモン(sb)をビスマス(Bi)に対して合金化
すると、金属Biから半導体への連続的な遷移を生じ、
12%sbにおいてΔE = 14 m e Vという
最大のバンド・ギャップ・エネルギーを生じる。例えば
もしも7m e VのΔEが必要ならば、これは合金中
に8%のsbの濃度を必要とする。原理上1合金化を行
なえば、ギンド・ギャップΔEを連続的に調整して、デ
バイスの性能を最大にすることが可能になる。他に、例
えばI V/V I化合物から導かれた混晶等も適当で
ある。
チャネル界面における非オーミツク障壁の形成によって
生じる可能性のある困難が重要なものではないか又はそ
れが全く生じないという技術的利点を有する。例えば、
アシチモン(sb)をビスマス(Bi)に対して合金化
すると、金属Biから半導体への連続的な遷移を生じ、
12%sbにおいてΔE = 14 m e Vという
最大のバンド・ギャップ・エネルギーを生じる。例えば
もしも7m e VのΔEが必要ならば、これは合金中
に8%のsbの濃度を必要とする。原理上1合金化を行
なえば、ギンド・ギャップΔEを連続的に調整して、デ
バイスの性能を最大にすることが可能になる。他に、例
えばI V/V I化合物から導かれた混晶等も適当で
ある。
トランジスタの動作に有害なこともある電極−チャネル
界面の非線型障壁の形成を避けるために、オーミック接
点を与えるために他の技術を適用することもできる。そ
のいくつかを以下、概観する。
界面の非線型障壁の形成を避けるために、オーミック接
点を与えるために他の技術を適用することもできる。そ
のいくつかを以下、概観する。
1つの方法は、表面に形成された非常に薄いショットキ
ー障壁をキャリアがトンネルできるように、半導体接点
界面を縮退が生じる程度にドープすることである。
ー障壁をキャリアがトンネルできるように、半導体接点
界面を縮退が生じる程度にドープすることである。
他の方法は、半導体の電気陰性度が金属のそれよりもは
るかに大きくなるような金属−半導体の組み合せを用い
ることである。この後者の方法は、表面状態の存在によ
り通常失敗する。というのは、表面状態は、電気陰性度
の関係にかかわらず、ショットキー障壁を生じさせるか
らである。1つの顕著な例外は、砒化インジウム(I
n A s )半導体と、アルミニウム(AQ)、金(
Au)又は銀(Ag)の接点金属の組み合せである。そ
の他の組み合せは、硫化カドミウム(CdS)とAQと
の組み合せである。
るかに大きくなるような金属−半導体の組み合せを用い
ることである。この後者の方法は、表面状態の存在によ
り通常失敗する。というのは、表面状態は、電気陰性度
の関係にかかわらず、ショットキー障壁を生じさせるか
らである。1つの顕著な例外は、砒化インジウム(I
n A s )半導体と、アルミニウム(AQ)、金(
Au)又は銀(Ag)の接点金属の組み合せである。そ
の他の組み合せは、硫化カドミウム(CdS)とAQと
の組み合せである。
この後者の技術をI〜ンネリング・トランジスタの構造
体に適用した例が第10図に示されている。
体に適用した例が第10図に示されている。
そこで、トンネル障壁は工nASから成っている。
JW面jW40及び41並びにゲート絶縁層42(これ
は第6図〜第8図に示す層30.31又は32のいずれ
かによって実現できる)を除けば、このデバイスは第1
図のものに一致する。ソース及びドレイン電極に関して
オーミック接点を得るために、接点領域にAQC又はA
u、Ag)の薄い層40.41が付着される。数10n
m程度の厚さを有するこれらの層は、トランジスタ構造
を完成させるために、次に(例えばNb等の)適当な超
伝導材料で被覆される。近接効果により薄い中間のAf
l[は超伝導になり、ショットキー障壁のない、半導体
への超伝導オーミックが得られる。
は第6図〜第8図に示す層30.31又は32のいずれ
かによって実現できる)を除けば、このデバイスは第1
図のものに一致する。ソース及びドレイン電極に関して
オーミック接点を得るために、接点領域にAQC又はA
u、Ag)の薄い層40.41が付着される。数10n
m程度の厚さを有するこれらの層は、トランジスタ構造
を完成させるために、次に(例えばNb等の)適当な超
伝導材料で被覆される。近接効果により薄い中間のAf
l[は超伝導になり、ショットキー障壁のない、半導体
への超伝導オーミックが得られる。
半導体I n A sを使用すると付加的な利点が生じ
る。I n A sは、小さな電子有効質量を持つ小バ
ンド・ギャップ半導体である。この事は1−ンネリング
の確率を増加させるので、デバイスのスイッチング速度
に影響を与えることなく、(製造の容易な)より厚いト
ンネリング障壁を使用することが可能になる。
る。I n A sは、小さな電子有効質量を持つ小バ
ンド・ギャップ半導体である。この事は1−ンネリング
の確率を増加させるので、デバイスのスイッチング速度
に影響を与えることなく、(製造の容易な)より厚いト
ンネリング障壁を使用することが可能になる。
また1−ンネル・トランジスタの半導体チャネルは、適
当にドープした超格子構造体、即ち間に真性領域層を有
する非常に薄いn及びPドープの半導体層の周期的系列
のサンドインチ構造によっても形成できる。そのような
構造はn1pi構造とも呼ばれている。これらのn1p
i構造によれば、エネルギー・バンド・ギャップ、キャ
リア濃度及びキャリア寿命について殆んど任意の仕様に
半導体を設計することができる。さらに、そのようなn
i p i超格子構造のバンド・ギャップは、n層及
びP層の間に加えられる外部電圧信号によって調節でき
る。
当にドープした超格子構造体、即ち間に真性領域層を有
する非常に薄いn及びPドープの半導体層の周期的系列
のサンドインチ構造によっても形成できる。そのような
構造はn1pi構造とも呼ばれている。これらのn1p
i構造によれば、エネルギー・バンド・ギャップ、キャ
リア濃度及びキャリア寿命について殆んど任意の仕様に
半導体を設計することができる。さらに、そのようなn
i p i超格子構造のバンド・ギャップは、n層及
びP層の間に加えられる外部電圧信号によって調節でき
る。
ドーピング。iレベルに依存して、例えばGaAs半導
体に関するエネルギー・ギャップEgは、0から本来の
半導体のエネルギー・ギャップEg(0)=0.7eV
まで調整できる。InSbに関するEg (0)は0.
2eVである。
体に関するエネルギー・ギャップEgは、0から本来の
半導体のエネルギー・ギャップEg(0)=0.7eV
まで調整できる。InSbに関するEg (0)は0.
2eVである。
mV信号レベルでトランジスタを制御するために、バン
ド・ギャップ及びバンド・ギャップを制御するために加
えられる電圧が数mV程度になるようにII i p
i構造を設計する必要がある。これは(例えばMBE工
程によって)非常に薄い(an=d I、=5〜l O
nm)交互に(n型及びP型)ドープしたIII/V族
(例えば2〜3X1018/CIl?の範囲のベリリウ
ム(B e)及びシリコン(Si)をドープしたG a
A s又はInSb等)を間に非ドープの真性材料(
d、=O〜10nm)をはさみながら成長させることに
よって達成される。そのようなサンドインチ構造を5周
期分形成すれば、50〜200I1mの厚さのn1pi
結晶が得られる。
ド・ギャップ及びバンド・ギャップを制御するために加
えられる電圧が数mV程度になるようにII i p
i構造を設計する必要がある。これは(例えばMBE工
程によって)非常に薄い(an=d I、=5〜l O
nm)交互に(n型及びP型)ドープしたIII/V族
(例えば2〜3X1018/CIl?の範囲のベリリウ
ム(B e)及びシリコン(Si)をドープしたG a
A s又はInSb等)を間に非ドープの真性材料(
d、=O〜10nm)をはさみながら成長させることに
よって達成される。そのようなサンドインチ構造を5周
期分形成すれば、50〜200I1mの厚さのn1pi
結晶が得られる。
バンド・ギャップの電気的調整に必要な各p型及びn型
ドープ層へのオーミック接点は、Sn及びSn / Z
n層を■)十電極及びp十電極として合金化すること
によって形成できる。そのような選択的電極は、一方の
型の層に対しては、オーミックであり、反対のドーピン
グの層に対しては有効な阻止p −11接合になる。
ドープ層へのオーミック接点は、Sn及びSn / Z
n層を■)十電極及びp十電極として合金化すること
によって形成できる。そのような選択的電極は、一方の
型の層に対しては、オーミックであり、反対のドーピン
グの層に対しては有効な阻止p −11接合になる。
第11図は、2つの超伝導ソース電極及びドレイン電極
の間に配置された超格子n1pi構造のバンド図を示す
。Eg(0)はドープされた半導体材料のバンド・ギャ
ップである。E g (eff)は超格子の有効バンド
・ギャップである。これは伝導帯中の最低エネルギーの
電子状態と価電子帯中の最高のエネルギーのホール状態
との間のエネルギー差に対応し、図示されているように
、非変調のバルクの値Eg(0)と比較して2ΔVだけ
減少している。n1pi結晶の特性により、n接点及び
P接点の間に加えられた電位差Vphを通じてキャリア
濃度を変化させ、それによって有効バンド・ギャップ、
即ちE g (eff)=f (VP h)を変化させ
ることができる。
の間に配置された超格子n1pi構造のバンド図を示す
。Eg(0)はドープされた半導体材料のバンド・ギャ
ップである。E g (eff)は超格子の有効バンド
・ギャップである。これは伝導帯中の最低エネルギーの
電子状態と価電子帯中の最高のエネルギーのホール状態
との間のエネルギー差に対応し、図示されているように
、非変調のバルクの値Eg(0)と比較して2ΔVだけ
減少している。n1pi結晶の特性により、n接点及び
P接点の間に加えられた電位差Vphを通じてキャリア
濃度を変化させ、それによって有効バンド・ギャップ、
即ちE g (eff)=f (VP h)を変化させ
ることができる。
第12図及び第一13図は、そのようなn1piサンド
イッチ層を用いた1−ランジスタ構造の2つ実施例を示
す。n1piサンドイツチWI52は、そJシと同じ材
料の半絶縁基板50上に配置され、ソース電極51及び
ドレイン電極53と接触している。層54は絶縁材料か
ら成る。オーミック接触を与えるために、例えばG a
A sのn i p i L’1造の場合にはA u
G eから成る金属膜がn i p iサンドイッチ
層と超伝導電極との間に付着されなければならない。し
かし図面を簡単にするために、この金B膜並びに制御電
圧の加えられる、n層及びP層への接点は図面から省略
されている。この図面はnip+構造をソース電極及び
ドレイン電極に対してどのように配置して、調整可能な
障壁高を有するトンネル障壁として働かせるかを説明す
るためだけのものである。
イッチ層を用いた1−ランジスタ構造の2つ実施例を示
す。n1piサンドイツチWI52は、そJシと同じ材
料の半絶縁基板50上に配置され、ソース電極51及び
ドレイン電極53と接触している。層54は絶縁材料か
ら成る。オーミック接触を与えるために、例えばG a
A sのn i p i L’1造の場合にはA u
G eから成る金属膜がn i p iサンドイッチ
層と超伝導電極との間に付着されなければならない。し
かし図面を簡単にするために、この金B膜並びに制御電
圧の加えられる、n層及びP層への接点は図面から省略
されている。この図面はnip+構造をソース電極及び
ドレイン電極に対してどのように配置して、調整可能な
障壁高を有するトンネル障壁として働かせるかを説明す
るためだけのものである。
研究結果によれば、上記のSBS (超伝導体−障壁−
超伝導体)デバイスの基本的な動作原理は、一方又は両
方の超伝導が正常金属電極で置き換えられたMBM (
金属−障壁−金属)構造にも適用される。しかしながら
、もし電流輸送が、障壁よりも上に熱的に励起されたキ
ャリアではなくトンネル障壁によって支配されるべきな
らば、式(1’)に表現された条件は依然として満足さ
れなければならない、これは、m e V領域の障壁高
の場合、MBMI−ランジスタは低温で動作しなければ
ならないことを意味する。既に液体窒素の動作温度でも
、より高い障壁高VB及び/もしくは障壁厚さLの削減
が必要である。この条件は低い制御電圧で動作しうる能
力に制限を与え、また1100nよりも短い障壁厚さが
必要ならば今日の製造技術では問題を生じる。
超伝導体)デバイスの基本的な動作原理は、一方又は両
方の超伝導が正常金属電極で置き換えられたMBM (
金属−障壁−金属)構造にも適用される。しかしながら
、もし電流輸送が、障壁よりも上に熱的に励起されたキ
ャリアではなくトンネル障壁によって支配されるべきな
らば、式(1’)に表現された条件は依然として満足さ
れなければならない、これは、m e V領域の障壁高
の場合、MBMI−ランジスタは低温で動作しなければ
ならないことを意味する。既に液体窒素の動作温度でも
、より高い障壁高VB及び/もしくは障壁厚さLの削減
が必要である。この条件は低い制御電圧で動作しうる能
力に制限を与え、また1100nよりも短い障壁厚さが
必要ならば今日の製造技術では問題を生じる。
本発明の概念は、プレーナー構造の実施例を用いて開示
したが、その基本的な設計原理は非プレーナー構造を有
するデバイスや付加的な層及び電極を必要とするデバイ
スにも適用できる。また、上記の実施例に関して用いた
以外の材料、寸法及び製造工程を用いることもできる。
したが、その基本的な設計原理は非プレーナー構造を有
するデバイスや付加的な層及び電極を必要とするデバイ
スにも適用できる。また、上記の実施例に関して用いた
以外の材料、寸法及び製造工程を用いることもできる。
本発明の利点は、主に、単純な構造によって可能となっ
た小さな寸法及びトンネル効果を利用するディスの固有
の性質による高速度動作である。
た小さな寸法及びトンネル効果を利用するディスの固有
の性質による高速度動作である。
また低電力消費により、高い実装密度が可能となり、従
って高速性が得られる。
って高速性が得られる。
第1図は本発明に基く1〜ランジスタの断面図、第2図
はn型半導体を用いた第1図のトランジスタのエネルギ
ー・バンド図、第3図はP型半導体のチャネルを用いた
第1図の1〜ランジスタのエネルギー・バンド図、第4
図は第1図の1〜ランジスタの特性を示す図、第5A図
乃至第5E図は第1図のトランジスタの電極構造を製造
する工程を示す図、第6図は酸化物層によりアイソレー
ションを与えた分離ゲー1−・トランジスタ構造の断面
図、第7図はショツ1〜キー・障壁によりアイソレーシ
ョンを与えた分離ゲート・トランジスタ構造の断面図、
第8図は半導体チャネルの表面に形成された大バンド・
ギャップ層によりアイソレーションを与えた分離ゲート
・トランジスタ構造の断面図、第9図は小バンド・ギャ
ップ半導体のチャネルを用いた1−ランジスタの、エネ
ルギー・バンド図、第10図はソース及びドレイン電極
と半導体チャネルとの間にオーミック接点を与えるため
のインタフェース層を有する1−ランジスタの断面図、
第11図は超格子半導体のチャネルを用いたトランジス
タのエネルギー・バンド図、第12図及び第13図は各
々超格子半導体を用いた2種類の1−ランジスタの断面
図である。 10・・・・絶縁性基板、11・・・・チャネル、12
・・・・ソース、13・・・・ドレイン、14・・・・
ゲー1〜.15・・・・電流路。
はn型半導体を用いた第1図のトランジスタのエネルギ
ー・バンド図、第3図はP型半導体のチャネルを用いた
第1図の1〜ランジスタのエネルギー・バンド図、第4
図は第1図の1〜ランジスタの特性を示す図、第5A図
乃至第5E図は第1図のトランジスタの電極構造を製造
する工程を示す図、第6図は酸化物層によりアイソレー
ションを与えた分離ゲー1−・トランジスタ構造の断面
図、第7図はショツ1〜キー・障壁によりアイソレーシ
ョンを与えた分離ゲート・トランジスタ構造の断面図、
第8図は半導体チャネルの表面に形成された大バンド・
ギャップ層によりアイソレーションを与えた分離ゲート
・トランジスタ構造の断面図、第9図は小バンド・ギャ
ップ半導体のチャネルを用いた1−ランジスタの、エネ
ルギー・バンド図、第10図はソース及びドレイン電極
と半導体チャネルとの間にオーミック接点を与えるため
のインタフェース層を有する1−ランジスタの断面図、
第11図は超格子半導体のチャネルを用いたトランジス
タのエネルギー・バンド図、第12図及び第13図は各
々超格子半導体を用いた2種類の1−ランジスタの断面
図である。 10・・・・絶縁性基板、11・・・・チャネル、12
・・・・ソース、13・・・・ドレイン、14・・・・
ゲー1〜.15・・・・電流路。
Claims (2)
- (1)2つの電極及びそれらの間に配置され、トンネリ
ング電流が流九ることのできる半導体障壁を有する低温
トンネリング・トランジスタにおいて、制御信号を加え
るゲート端子が上記半導体障壁に接続され、動作温度に
おいて、熱的に励起されたキャリアの電流よりもトンネ
リング電流の方が大きくなるように上記半導体障壁の材
料及び寸法が選定され、且つmV領領域信号を上記ゲー
ト端子に加えることによって上記1−ンネリング電流の
制御ができるような低いエネルギー障壁を形成するよう
に、上記半導体障壁の伝導帯の下端又は価電子帯の上端
とフェルミ・レベルとの間のエネルギー差が数m e
Vである事を特徴とする1−ランジスタ装置。 - (2)上記電極が超伝導体である特許請求の範囲第(1
)項記載の1−ランジスタ装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CH83113163.6 | 1983-12-28 | ||
EP83113163A EP0147482B1 (en) | 1983-12-28 | 1983-12-28 | Low temperature tunneling transistor |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60142580A true JPS60142580A (ja) | 1985-07-27 |
JPH0234194B2 JPH0234194B2 (ja) | 1990-08-01 |
Family
ID=8190911
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59243548A Granted JPS60142580A (ja) | 1983-12-28 | 1984-11-20 | トランジスタ装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4647954A (ja) |
EP (1) | EP0147482B1 (ja) |
JP (1) | JPS60142580A (ja) |
CA (1) | CA1216961A (ja) |
DE (1) | DE3373167D1 (ja) |
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JPH0774403A (ja) * | 1990-06-06 | 1995-03-17 | Internatl Business Mach Corp <Ibm> | 電子素子 |
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JPS633467A (ja) * | 1986-06-20 | 1988-01-08 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 半導体装置 |
JPH07109906B2 (ja) * | 1988-03-03 | 1995-11-22 | 松下電器産業株式会社 | 超伝導トランジスタ回路 |
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- 1983-12-28 DE DE8383113163T patent/DE3373167D1/de not_active Expired
- 1983-12-28 EP EP83113163A patent/EP0147482B1/en not_active Expired
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1984
- 1984-09-27 US US06/654,707 patent/US4647954A/en not_active Expired - Lifetime
- 1984-11-20 JP JP59243548A patent/JPS60142580A/ja active Granted
- 1984-12-11 CA CA000469778A patent/CA1216961A/en not_active Expired
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EP0147482B1 (en) | 1987-08-19 |
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