JPS60140727A - 半導体集積回路装置 - Google Patents
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- JPS60140727A JPS60140727A JP58249336A JP24933683A JPS60140727A JP S60140727 A JPS60140727 A JP S60140727A JP 58249336 A JP58249336 A JP 58249336A JP 24933683 A JP24933683 A JP 24933683A JP S60140727 A JPS60140727 A JP S60140727A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(al 発明の技術分野
本発明は、半導体集積回路装置に係り、特に、超高速半
導体集積回路装置におけるパッケージの端子と半導体チ
ップの端子との接続構造に関す。
導体集積回路装置におけるパッケージの端子と半導体チ
ップの端子との接続構造に関す。
(bl 技術の背景
半導体集積回路装置は、情報処理機器において主要構成
要素として多用されているが、情報処理能力の向上が望
まれている状況にある規在、高集積化と共に高速動作に
対応出来るものの開発も進められている。
要素として多用されているが、情報処理能力の向上が望
まれている状況にある規在、高集積化と共に高速動作に
対応出来るものの開発も進められている。
キャリアの移動度や飽和ドリフト速度が31半導体より
大きいため高速動作に適した(+a A s半導体を使
用することにより、10 G b i t / s以上
の速度で動作可能な超高速半導体集積回路装置が実用化
されてきているが、1000 bit/s程度の動作速
度になると、半導体集積回路装置内の接続構造が特性に
影響をおよぼずので、高速動作に対応出来る接続構造の
開発が望まれている。
大きいため高速動作に適した(+a A s半導体を使
用することにより、10 G b i t / s以上
の速度で動作可能な超高速半導体集積回路装置が実用化
されてきているが、1000 bit/s程度の動作速
度になると、半導体集積回路装置内の接続構造が特性に
影響をおよぼずので、高速動作に対応出来る接続構造の
開発が望まれている。
また、一方では半導体チップ内における半導体素子の増
加に伴う配線領域の比率の増大が高集積化を阻害する傾
向にあるので、その対策も望まれている。
加に伴う配線領域の比率の増大が高集積化を阻害する傾
向にあるので、その対策も望まれている。
(C1従来技術と問題点
第1図は従来の超高速半導体集積回路装置の一実施例の
構造を示す断面図、第2図は改良された超高速半導体集
積回路装置の一実施例の構造を示す断面図、第3図はそ
の配線板の一実施例の断面図(alと裏面視平面図(b
lで、1.11はパッケージ、2.12は半導体チップ
、3はリート″端子、4.5、15は端子、6はワイヤ
、7は蓋、16は配線板、18は絶縁基板、19は伝送
路、20a、20b、・・・は接続線、21aは接地導
体、20aa・20ba・・・、20ab・20bb・
・・、21abは接続部、22は合わせマークをそれぞ
れ示す。
構造を示す断面図、第2図は改良された超高速半導体集
積回路装置の一実施例の構造を示す断面図、第3図はそ
の配線板の一実施例の断面図(alと裏面視平面図(b
lで、1.11はパッケージ、2.12は半導体チップ
、3はリート″端子、4.5、15は端子、6はワイヤ
、7は蓋、16は配線板、18は絶縁基板、19は伝送
路、20a、20b、・・・は接続線、21aは接地導
体、20aa・20ba・・・、20ab・20bb・
・・、21abは接続部、22は合わせマークをそれぞ
れ示す。
第1図図示の超高速半導体集積回路装置は、本体が例え
ばセラミックでなるパッケージ1の内側に、例えばGa
As基板に超高速で動作可能な集積回路を形成した半導
体チップ2が図示のように搭載され、パッケージ1から
外部に導出される複数のリード端子30個々にパッケー
ジ1内で接続されて、半導体チップ2と接続するためパ
ンケージ1の内側に導出された複数の端子4と、前記集
積回路を外部と接続するため半導体チップ2の表面上に
形成された複数の端子5とが、例えば金線でなるワイヤ
6を用いてワイヤボンディングにより個別に接続され、
蓋7が被せられてなっている。なお、半導体チップ2の
裏面は、パッケージ1の半導体チップ2搭載面に設けら
れた導体を介してリード端子3の中の接地端子に接続さ
れている。
ばセラミックでなるパッケージ1の内側に、例えばGa
As基板に超高速で動作可能な集積回路を形成した半導
体チップ2が図示のように搭載され、パッケージ1から
外部に導出される複数のリード端子30個々にパッケー
ジ1内で接続されて、半導体チップ2と接続するためパ
ンケージ1の内側に導出された複数の端子4と、前記集
積回路を外部と接続するため半導体チップ2の表面上に
形成された複数の端子5とが、例えば金線でなるワイヤ
6を用いてワイヤボンディングにより個別に接続され、
蓋7が被せられてなっている。なお、半導体チップ2の
裏面は、パッケージ1の半導体チップ2搭載面に設けら
れた導体を介してリード端子3の中の接地端子に接続さ
れている。
この構成でなる超高速半導体集積回路装置においては、
通常、半導体チップ2は一辺の長さが数nの角形でワイ
4・6の長さが1〜3m程度であるが、動作速度が10
0Gbit/s程度になると該集積回路装置内の線路長
が1鰭程度であっても信号の輻射や伝送減衰が問題にな
って来る。
通常、半導体チップ2は一辺の長さが数nの角形でワイ
4・6の長さが1〜3m程度であるが、動作速度が10
0Gbit/s程度になると該集積回路装置内の線路長
が1鰭程度であっても信号の輻射や伝送減衰が問題にな
って来る。
この問題に対処するためには、設計において、全ての、
導体、半導体、絶縁体の材料、形状、寸法、配置などを
詳細に規定することが望ましいが、ワイヤ6に関しては
、接続の空間配置を規定することが製造のプロセスから
して極めて困難である。
導体、半導体、絶縁体の材料、形状、寸法、配置などを
詳細に規定することが望ましいが、ワイヤ6に関しては
、接続の空間配置を規定することが製造のプロセスから
して極めて困難である。
従って、端子4と5とを接続するワイヤ6に起因する信
号の輻射や伝送減衰は、設計での対処が困雌であって、
動作速度の向上を阻害する欠点を有する。
号の輻射や伝送減衰は、設計での対処が困雌であって、
動作速度の向上を阻害する欠点を有する。
本廓の発明者は上記従来の欠点を除去するため、半導体
チップを搭載したパッケージの該半導体チップ周辺に設
けられた端子と、該半導体チップの表面に設けられた端
子とが、絶縁性基板の面上に伝送路を形成し該半導体チ
ップの表面側に配設された配線板によって接続されてい
ることを特徴とする半導体築積回路装置を別途の特許出
願により提案し、少なくともパッケージの端子と半導体
チップの端子との接続部に起因する信号の輻射や伝送減
衰については、動作速度が100G bit/s以上に
なっても問題がないよう対処することを可能にした。
チップを搭載したパッケージの該半導体チップ周辺に設
けられた端子と、該半導体チップの表面に設けられた端
子とが、絶縁性基板の面上に伝送路を形成し該半導体チ
ップの表面側に配設された配線板によって接続されてい
ることを特徴とする半導体築積回路装置を別途の特許出
願により提案し、少なくともパッケージの端子と半導体
チップの端子との接続部に起因する信号の輻射や伝送減
衰については、動作速度が100G bit/s以上に
なっても問題がないよう対処することを可能にした。
この提案により改良された超高速半導体集積回路装置の
一実施例は第2図図示の如くで、第1図図示のワイヤ6
による接続を第3図図示の配線板16による接続に替え
たものである。
一実施例は第2図図示の如くで、第1図図示のワイヤ6
による接続を第3図図示の配線板16による接続に替え
たものである。
この変更に伴い、第1図の1.2のそれぞれは、寸法細
部を変更したパッケージ11、接地用の端子15 (半
導体チップ12の底面よりスルーホールを介して表面に
導出)と合わせマーク(図示省略)とを設けた半導体チ
ップ12になっている。
部を変更したパッケージ11、接地用の端子15 (半
導体チップ12の底面よりスルーホールを介して表面に
導出)と合わせマーク(図示省略)とを設けた半導体チ
ップ12になっている。
第3図図示の配線板16は、例えば透明なサファイア板
でなる絶縁基板18の裏面に、金属導体でなル接続線2
0a、20b、・・・と接地導体21aを設けて、信号
の輻射や伝送減衰を減するコプレナーガイドを構成した
伝送路19を形成し、合わせマーク22を設けてなって
おり、合わせマーク22を半導体チップ12の合わせマ
ークに位置合わせして半導体チップ12に被せ、接続部
20aa・20ha・・・、20ab・20bb・・・
、および2] abのそれぞれを例えば半田によって複
数の端子4.5、および15に接続している。
でなる絶縁基板18の裏面に、金属導体でなル接続線2
0a、20b、・・・と接地導体21aを設けて、信号
の輻射や伝送減衰を減するコプレナーガイドを構成した
伝送路19を形成し、合わせマーク22を設けてなって
おり、合わせマーク22を半導体チップ12の合わせマ
ークに位置合わせして半導体チップ12に被せ、接続部
20aa・20ha・・・、20ab・20bb・・・
、および2] abのそれぞれを例えば半田によって複
数の端子4.5、および15に接続している。
この構成でなる超高速半導体集積回路装置においては、
パンケージ11の端子4と半導体チップ12の端子5と
を接続する接続線20a、20b、・・・を相互に交叉
させることが出来ないので、端子4と端子5との配列順
序を揃える必要がある。このことは、第1図図示のよう
な従来のワイヤによる接続の場合も略同様であるが、集
積回路の導出端子(第2図図示における端子5)を半導
体チップ上の任意の位置に設けることが出来ないため、
即ち該半導体チップ内においてパンケージの端子配列に
合わせて主として周辺に設けた前記導出端子に半導体素
子から配線を行う必要性などのため、該半導体チップに
形成する半導体素子数が増大すれば、該半導体チップの
面における配線領域の比率が増大(例えば、半導体素子
数10万個で配線領域比率的90%の如く)シて、半導
体チップにおける高集積化を阻害する欠点となる。
パンケージ11の端子4と半導体チップ12の端子5と
を接続する接続線20a、20b、・・・を相互に交叉
させることが出来ないので、端子4と端子5との配列順
序を揃える必要がある。このことは、第1図図示のよう
な従来のワイヤによる接続の場合も略同様であるが、集
積回路の導出端子(第2図図示における端子5)を半導
体チップ上の任意の位置に設けることが出来ないため、
即ち該半導体チップ内においてパンケージの端子配列に
合わせて主として周辺に設けた前記導出端子に半導体素
子から配線を行う必要性などのため、該半導体チップに
形成する半導体素子数が増大すれば、該半導体チップの
面における配線領域の比率が増大(例えば、半導体素子
数10万個で配線領域比率的90%の如く)シて、半導
体チップにおける高集積化を阻害する欠点となる。
(dl 発明の目的
本発明の目的は上記の欠点に鑑み、パンケージの端子と
半導体チップの端子との接続において、該接続部に起因
する信号の輻射や伝送減衰について設計で対処可能で、
然も、該半導体チップの端子を該半導体チップ表面の任
意の位置に設けることが可能な接続構造を備えた半導体
集積回路装置を提供するにある。
半導体チップの端子との接続において、該接続部に起因
する信号の輻射や伝送減衰について設計で対処可能で、
然も、該半導体チップの端子を該半導体チップ表面の任
意の位置に設けることが可能な接続構造を備えた半導体
集積回路装置を提供するにある。
(e) 発明の構成
上記目的は、半導体チップを搭載したパッケージの該半
導体チップ周辺に設けられた端子と、該半導体チップの
表面に設けられた端子とが、多層配線基板に伝送路を形
成し該半導体チップの表面側に配設された配線板によっ
て接続されていることを特徴とする半導体集積回路装置
によって達成される。
導体チップ周辺に設けられた端子と、該半導体チップの
表面に設けられた端子とが、多層配線基板に伝送路を形
成し該半導体チップの表面側に配設された配線板によっ
て接続されていることを特徴とする半導体集積回路装置
によって達成される。
前記配線板を使用することにより、前記パッケージの端
子と前記半導体チップの端子とを接続する前記伝送路は
、材料、形状、寸法、配置などを設計で詳細に規定する
ことが可能になって、該接続部に起因する信号の輻射や
伝送減衰について設計で対処可能になり、然も、前記配
線板が多層配線基板構成になっているので、眉間のパイ
ヤホール接続を用いることにより前記半導体チップの端
子と接続する前記伝送路の端部を任意の位置に導出する
ことが可能になる。
子と前記半導体チップの端子とを接続する前記伝送路は
、材料、形状、寸法、配置などを設計で詳細に規定する
ことが可能になって、該接続部に起因する信号の輻射や
伝送減衰について設計で対処可能になり、然も、前記配
線板が多層配線基板構成になっているので、眉間のパイ
ヤホール接続を用いることにより前記半導体チップの端
子と接続する前記伝送路の端部を任意の位置に導出する
ことが可能になる。
(f) 発明の実施例
以下本発明の実施例を図により説明する。全図を通じ同
一符号は同一対象物を示す。
一符号は同一対象物を示す。
第4図は本発明の構成による超1)1i速半導体集積回
路装置の一実施例の構造を示す断面図、第5図はその配
線板の構成を説明する断面図(δ)と平面図(blと中
間層の導体パターン図TC) (dlで、31はパンケ
ージ、32は半導体チップ、36は配線板、38は多層
配線基板、38a 、38b 、38cは絶縁基板、3
9は伝送路、40a、40b、・・・は接続線、4]a
、伺b、41Cは接地導体、40aa・40ba・・・
、40ba・40bb・・・、41cbは接続部、42
は合わせマークをそれぞれ示す。
路装置の一実施例の構造を示す断面図、第5図はその配
線板の構成を説明する断面図(δ)と平面図(blと中
間層の導体パターン図TC) (dlで、31はパンケ
ージ、32は半導体チップ、36は配線板、38は多層
配線基板、38a 、38b 、38cは絶縁基板、3
9は伝送路、40a、40b、・・・は接続線、4]a
、伺b、41Cは接地導体、40aa・40ba・・・
、40ba・40bb・・・、41cbは接続部、42
は合わせマークをそれぞれ示す。
第4図図示の超高速半導体築積回路装置は、基本的には
第2図図示のパッケージ11と同じで細部寸法が本集積
回路装置の組立に合わせであるパンケージ3】の内側に
、第2図図示の半導体チップ12において配線領域が小
ざくなるよう端子5と15を配置した半導体チップ32
が図示のように搭載され、第2図図示と同様にパッケー
ジ31の内側に導出された複数の端子4と、半導体チッ
プ32の端子5.15とが、半導体チップ32の表面側
に被せた配線板36によって接続され、蓋7が被せられ
てなっている。なお、半導体チップ32の裏面は、パッ
ケージ31の半導体チップ32搭載面に設けられた導体
を介してリード端子3の中の接地端子に接続されて、端
子15が接地されている。
第2図図示のパッケージ11と同じで細部寸法が本集積
回路装置の組立に合わせであるパンケージ3】の内側に
、第2図図示の半導体チップ12において配線領域が小
ざくなるよう端子5と15を配置した半導体チップ32
が図示のように搭載され、第2図図示と同様にパッケー
ジ31の内側に導出された複数の端子4と、半導体チッ
プ32の端子5.15とが、半導体チップ32の表面側
に被せた配線板36によって接続され、蓋7が被せられ
てなっている。なお、半導体チップ32の裏面は、パッ
ケージ31の半導体チップ32搭載面に設けられた導体
を介してリード端子3の中の接地端子に接続されて、端
子15が接地されている。
配線板36の構成は第5図図示の如くで、例えば透明な
サファイア板でなる複数の絶縁基板38a、38b、3
8Cのそれぞれの表面に例えば金、銀、銅などの金属導
体で図(bl、図(c+、図(d+図示のようにパター
ンを形成したものが積層されてなっている。
サファイア板でなる複数の絶縁基板38a、38b、3
8Cのそれぞれの表面に例えば金、銀、銅などの金属導
体で図(bl、図(c+、図(d+図示のようにパター
ンを形成したものが積層されてなっている。
そして、各導体パターンは、端子4と5との接続の間に
おける信号の輻射や伝送減衰を減するように、接続線4
0a140b1 ・・・と接地導体41a141b、4
1cとで、伝送路となるコプレナーガイドを形成してい
る。
おける信号の輻射や伝送減衰を減するように、接続線4
0a140b1 ・・・と接地導体41a141b、4
1cとで、伝送路となるコプレナーガイドを形成してい
る。
また、最上層の導体パターン即ち図(b1図示の絶縁基
板38a表面に形成された導体パターンの接続線40a
、40b、・・・の一端は、絶縁基板38aの周辺から
放射状に外部に導出したビームリードになって端子4に
接続する接続部40aa、 40ha、・・・を形成し
、他端はパイヤホール接続で図(C1(cl+に図示す
る中間層の導体パターンの接続線40a、・・・に接続
されるか又は配線板36の下面(即ち絶縁基板38cの
下面)に導出されて端子5に接続する接続部40bb、
・・・を形成している。中間層の導体パターンの接続線
40a、・・・も最終端は配線板36の下面に導出され
て端子5に接続する接続部40ab、・・・を形成して
いる。更に、接地導体41a、41b、41Cもパイヤ
ホール接続で接続され接続部41cbを導出している。
板38a表面に形成された導体パターンの接続線40a
、40b、・・・の一端は、絶縁基板38aの周辺から
放射状に外部に導出したビームリードになって端子4に
接続する接続部40aa、 40ha、・・・を形成し
、他端はパイヤホール接続で図(C1(cl+に図示す
る中間層の導体パターンの接続線40a、・・・に接続
されるか又は配線板36の下面(即ち絶縁基板38cの
下面)に導出されて端子5に接続する接続部40bb、
・・・を形成している。中間層の導体パターンの接続線
40a、・・・も最終端は配線板36の下面に導出され
て端子5に接続する接続部40ab、・・・を形成して
いる。更に、接地導体41a、41b、41Cもパイヤ
ホール接続で接続され接続部41cbを導出している。
このような構成により、端子4と5との接続における、
信号の輻射や伝送減衰を減することが可能な伝送路39
の形成と接続線40a、40b、・・・相互間の交叉と
が可能になる。
信号の輻射や伝送減衰を減することが可能な伝送路39
の形成と接続線40a、40b、・・・相互間の交叉と
が可能になる。
そして、絶縁基板38C下面には半導体チップ32の合
わせマークに対応した位置に、例えば十印である該合わ
せマークと同様な合わせマーク42が付してあり(上方
から合わせマーク42が見えるように、絶縁基板38a
、38b、38Cのパターンには窓が明けである)、配
線板36を半導体チップ32に被せて行う接続は、合わ
せマーク42で位置合ねせをし、接続部40aa・40
ba・・・、40ab・40bb・・・、41cbを例
えば半田によって端子4.5.15に接続する。
わせマークに対応した位置に、例えば十印である該合わ
せマークと同様な合わせマーク42が付してあり(上方
から合わせマーク42が見えるように、絶縁基板38a
、38b、38Cのパターンには窓が明けである)、配
線板36を半導体チップ32に被せて行う接続は、合わ
せマーク42で位置合ねせをし、接続部40aa・40
ba・・・、40ab・40bb・・・、41cbを例
えば半田によって端子4.5.15に接続する。
この実施例から明らかなように、本発明による配線板3
6を導入することにより、端子4と5との接続部に起因
する信号の輻射や伝送減衰について設計での対処が困難
であったワイヤ接続から脱却して、少なくとも該接続部
に関しては動作速度が1000 bit/s以上になっ
ても問題がないよう対処可能な伝送路39を形成しなが
ら、接続線40a、40b、・・・相互間の交叉を可能
にして、超高速半導体集積回路装置における集積回路の
導出端子を半導体チソプ−ヒの任意の位置に設けること
が可能になる。
6を導入することにより、端子4と5との接続部に起因
する信号の輻射や伝送減衰について設計での対処が困難
であったワイヤ接続から脱却して、少なくとも該接続部
に関しては動作速度が1000 bit/s以上になっ
ても問題がないよう対処可能な伝送路39を形成しなが
ら、接続線40a、40b、・・・相互間の交叉を可能
にして、超高速半導体集積回路装置における集積回路の
導出端子を半導体チソプ−ヒの任意の位置に設けること
が可能になる。
このことにより、半導体チップに形成する半導体素子数
の増大に伴う配線領域比率の増大を抑制することが可能
になるが、これは超高速半導体集積回路装置に限らず、
一般の半導体集積回路装置にも適用可能であることば云
うまでもない。
の増大に伴う配線領域比率の増大を抑制することが可能
になるが、これは超高速半導体集積回路装置に限らず、
一般の半導体集積回路装置にも適用可能であることば云
うまでもない。
fgl 発明の効果
以上に説明したように、本発明による構成によれば、パ
ッケージの端子と半導体チップの端子との接続において
、該接続部に起因する信号の輻射や伝送減衰について設
計で対処可能で、然も、該半導体チップの端子を該半導
体チップ表面の任意の位置に設けることが可能な接続構
造を備えた半導体集積回路装置を提供することが出来て
、超高速半導体集積回路装置を含めた半導体集積回路装
置において、半導体チップに形成する半導体素子数の増
大に伴う配線領域比率の増大を抑制することによる高築
積化を可能にさせる効果がある。
ッケージの端子と半導体チップの端子との接続において
、該接続部に起因する信号の輻射や伝送減衰について設
計で対処可能で、然も、該半導体チップの端子を該半導
体チップ表面の任意の位置に設けることが可能な接続構
造を備えた半導体集積回路装置を提供することが出来て
、超高速半導体集積回路装置を含めた半導体集積回路装
置において、半導体チップに形成する半導体素子数の増
大に伴う配線領域比率の増大を抑制することによる高築
積化を可能にさせる効果がある。
第1図は従来の超高速半導体集積回路装置の一実施例の
構造を示す断面図、第2図は改良された超高速半導体集
積回路装置の一実施例の構造を示す断面図、第3図はそ
の配線板の一実施例の断面図falと裏面視平面図中)
、第4図は本発明の構成による超高速半導体集積回路装
置の一実施例の構造を示す断面図、第5図はその配線板
の構成を説明する断面図(a)と平面図(blと中間層
の導体パターン図(C1(dlである。 図面において、■、11.31はパンケージ、2.12
.32は半導体チップ、3はリード端子、4.5.15
は端子、6はワイヤ、7は蓋、16.36は配線板、1
8.38a、38b、38cは絶縁基板1.38は多層
配線基板、19.39は伝送路、20a、20b、−−
・、4Qa、40b、・”は接続線、21a、41a、
41b、41cは接地導体、20aa ・20ba ・
・−,20ab −20bb・ ・ ・、21ab14
0aa・40ba・ ・ ・、40ba・40bb・・
・、4]cbは接続部、22.42は合わせマークをそ
れぞれ示す。
構造を示す断面図、第2図は改良された超高速半導体集
積回路装置の一実施例の構造を示す断面図、第3図はそ
の配線板の一実施例の断面図falと裏面視平面図中)
、第4図は本発明の構成による超高速半導体集積回路装
置の一実施例の構造を示す断面図、第5図はその配線板
の構成を説明する断面図(a)と平面図(blと中間層
の導体パターン図(C1(dlである。 図面において、■、11.31はパンケージ、2.12
.32は半導体チップ、3はリード端子、4.5.15
は端子、6はワイヤ、7は蓋、16.36は配線板、1
8.38a、38b、38cは絶縁基板1.38は多層
配線基板、19.39は伝送路、20a、20b、−−
・、4Qa、40b、・”は接続線、21a、41a、
41b、41cは接地導体、20aa ・20ba ・
・−,20ab −20bb・ ・ ・、21ab14
0aa・40ba・ ・ ・、40ba・40bb・・
・、4]cbは接続部、22.42は合わせマークをそ
れぞれ示す。
Claims (1)
- 半導体チップを搭載したパッケージの該半導体チップ周
辺に設けられた端子と、該半導体チ・ノブの表面に設け
られた端子とが、多層配線基板に伝送路を形成し該半導
体チップの表面側に配設された配線板によって接続され
ていることを特徴とする半導体集積回路装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58249336A JPS60140727A (ja) | 1983-12-27 | 1983-12-27 | 半導体集積回路装置 |
KR1019840007835A KR900001273B1 (ko) | 1983-12-23 | 1984-12-11 | 반도체 집적회로 장치 |
EP84402696A EP0148083B1 (en) | 1983-12-23 | 1984-12-21 | Ultra-high speed semiconductor integrated circuit device having a multi-layered wiring board |
DE8484402696T DE3482353D1 (de) | 1983-12-23 | 1984-12-21 | Integrierte halbleiterschaltungsanordnung ultrahoher geschwindigkeit mit einem mehrschicht-leitertraeger. |
US06/920,938 US4751482A (en) | 1983-12-23 | 1986-10-20 | Semiconductor integrated circuit device having a multi-layered wiring board for ultra high speed connection |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58249336A JPS60140727A (ja) | 1983-12-27 | 1983-12-27 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60140727A true JPS60140727A (ja) | 1985-07-25 |
JPH0351098B2 JPH0351098B2 (ja) | 1991-08-05 |
Family
ID=17191498
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58249336A Granted JPS60140727A (ja) | 1983-12-23 | 1983-12-27 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60140727A (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4868170A (ja) * | 1971-12-20 | 1973-09-17 | ||
JPS54176857U (ja) * | 1978-06-02 | 1979-12-13 | ||
JPS54162169A (en) * | 1978-06-14 | 1979-12-22 | Fujitsu Ltd | Printed board |
-
1983
- 1983-12-27 JP JP58249336A patent/JPS60140727A/ja active Granted
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4868170A (ja) * | 1971-12-20 | 1973-09-17 | ||
JPS54176857U (ja) * | 1978-06-02 | 1979-12-13 | ||
JPS54162169A (en) * | 1978-06-14 | 1979-12-22 | Fujitsu Ltd | Printed board |
Also Published As
Publication number | Publication date |
---|---|
JPH0351098B2 (ja) | 1991-08-05 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |