JPH0351098B2 - - Google Patents

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JPH0351098B2
JPH0351098B2 JP58249336A JP24933683A JPH0351098B2 JP H0351098 B2 JPH0351098 B2 JP H0351098B2 JP 58249336 A JP58249336 A JP 58249336A JP 24933683 A JP24933683 A JP 24933683A JP H0351098 B2 JPH0351098 B2 JP H0351098B2
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Masumi Fukuda
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Fujitsu Ltd
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Description

【発明の詳細な説明】 (a) 発明の技術分野 本発明は、半導体集積回路装置に係り、特に、
超高速半導体集積回路装置におけるパツケージの
端子と半導体チツプの端子との接続構造に関す。
(b) 技術の背景 半導体集積回路装置は、情報処理機器において
主要構成要素として多用されているが、情報処理
能力の向上が望まれている状況にある現在、高集
積化と共に高速動作に応対出来るものの開発も進
められている。
キヤリアの移動度や飽和ドリフト速度がSi半導
体より大きいため高速動作に適したGaAs半導体
を使用することにより、10G bit／ｓ以上の速度
で動作可能な超高速半導体集積回路装置が実用化
されてきているが、100G bit／ｓ程度の動作速
度になると、半導体集積回路装置内の接続構造が
特性に影響をおよぼすので、高速動作に対応出来
る接続構造の開発が望まれている。
また、一方では半導体チツプ内における半導体
素子の増加に伴う配線領域の比率の増大が高集積
化を阻害する傾向にあるので、その対策も望まれ
ている。
(c) 従来技術と問題点 第１図は従来の超高速半導体集積回路装置の一
実施例の構造を示す断面図、第２図は改良された
超高速半導体集積回路装置の一実施例の構造を示
す断面図、第３図はその配線板の一実施例の断面
図ａと裏面視平面図ｂで、１，１１はパツケー
ジ、２，１２は半導体チツプ、３はリード端子、
４，５，１５は端子、６はワイヤ、７は蓋、１６
は配線板、１８は絶縁基板、１９は伝送路、２０
ａ，２０ｂ…は接続線、２１ａは接地導体、２２
aa，２０ba…、２０ab，２０bb…、２１abは接
続部、２２は合わせマークをそれぞれ示す。
第１図図示の超高速半導体集積回路装置は、本
体が例えばセラミツクでなるパツケージ１の内側
に、例えばGaAs基板に超高速で動作可能な集積
回路を形成した半導体チツプ２が図示のように搭
載され、パツケージ１から外部に導出される複数
のリード端子３の個々にパツケージ１内で接続さ
れて、半導体チツプ２と接続するためパツケージ
１の内側に導出された複数の端子４と、前記集積
回路を外部と接続するため半導体チツプ２の表面
上に形成された複数の端子５とが、例えば金線で
なるワイヤ６を用いてワイヤボンデイングにより
個別に接続され、蓋７が被せられてなつている。
なお、半導体チツプ２の裏面は、パツケージ１の
半導体チツプ２搭載面に設けられた導体を介して
リード端子３の中に接地端子に接続されている。
この構成でなる超高速半導体集積回路装置にお
いては、通常、半導体チツプ２は一辺の長さが数
mmの角形でワイヤ６の長さが１〜３mm程度である
が、動作速度が100G bit／ｓ程度になると該集
積回路装置内の線路長が１mm程度であつても信号
の輻射や伝送減衰が問題になつて来る。
この問題に対処するためには、設計において、
全ての、導体、半導体、絶縁体の材料、形状、寸
法、配置などを詳細に規定することが望ましい
が、ワイヤ６に関しては、接続の空間配置を規定
することが製造のプロセスからして極めて困難で
ある。
従つて、端子４と５とを接続するワイヤ６に起
因する信号の輻射や伝送減衰は、設計での対処が
困難であつて、動作速度の向上を阻害する欠点を
有する。
本願の発明者は上記従来の欠点を除去するた
め、半導体チツプを搭載したパツケージの該半導
体チツプ周辺に設けられた端子の、該半導体チツ
プの表面に設けられた端子とが、絶縁性基板の面
上に伝送路を形成し該半導体チツプの表面側に配
設された配線板によつて接続されていることを特
徴とする半導体集積回路装置を別途の特許出願に
より提案し、少なくともパツケージの端子と半導
体チツプの端子との接続部に起因する信号の輻射
や伝送減衰については、動作速度が100G bit／
ｓ以上になつても問題がないよう対処することを
可能にした。
この提案により改良された超高速半導体集積回
路装置の一実施例は第２図図示の如くで、第１図
図示のワイヤ６による接続を第３図図示の配線板
１６による接続に替えたものである。
この変更に伴い、第１図の１，２のそれぞれ
は、寸法細部を変更したパツケージ１１、接地用
の端子１５（半導体チツプ１２の底面よりスルー
ホールを介して表面に導出）と合わせマーク（図
示省略）とを設けた半導体チツプ１２になつてい
る。
第３図図示の配線板１６は、例えば透明なサフ
アイア板でなる絶縁基板１８の裏面に、金属導体
でなる接続線２０ａ，２０ｂ，…と接地導体２１
ａを設けて、信号の輻射や伝送減衰を減ずるコプ
レナーガイドを構成した伝送路１９を形成し、合
わせマーク２２を設けてなつており、合わせマー
ク２２を半導体チツプ１２の合わせマークに位置
合わせして半導体チツプ１２に被せ、接続部２０
aa，２０ba…、２０ab，２０bb…、および２１
abのそれぞれを例えば半田によつて複数の端子
４，５、および１５に接続している。
この構成でなる超高速半導体集積回路装置にお
いては、パツケージ１１の端子４と半導体チツプ
１２の端子５とを接続する接続線２０ａ，２０
ｂ，…を相互に交叉させることが出来ないので、
端子４と端子５との配列順序を揃える必要があ
る。このことは、第１図図示のような従来のワイ
ヤによる接続の場合も略同様であるが、集積回路
の導出端子（第２図図示における端子５）を半導
体チツプ上の任意の位置に設けることが出来ない
ため、即ち該半導体チツプ内においてパツケージ
の端子配列に合わせて主として周辺に設けた前記
導出端子に半導体素子から配線を行う必要性など
のため、該半導体チツプに形成する半導体素子数
が増大すれば、該半導体チツプの面における配線
領域の比率が増大（例えば、半導体素子10万個で
配線領域比率約90％の如く）して、半導体チツプ
における高集積化を阻害する欠点となる。
(d) 発明の目的 本発明の目的は上記の欠点に鑑み、パツケージ
の端子と半導体チツプの端子との接続において、
該接続部に起因する信号の輻射や伝送減衰につい
て設計で対処可能で、然も、該半導体チツプの端
子を該半導体チツプ表面の任意の位置に設けるこ
とが可能な接続構造を備えた半導体集積回路装置
を提供するにある。
(e) 発明の構成 上記目的は本発明により、半導体チツプを搭載
したパツケージ上で、半導体チツプの周辺に設け
たパツケージ端子と、半導体チツプ表面に設けた
チツプ端子間が、配線板として最上層、最下層及
び中間層の各配線基板よりなる多層配線板で接続
され、最上層及び中間層のそれぞれの配線基板上
の接続線とその周囲の接地導体とで伝送路となる
コプレナーガイドを形成し、最上層配線基板の接
続線のの一端は配線基板の周囲より外方に突出
し、その先端にはパツケージ端子に対応した接続
部を有し、他端の接続部は中間層又は最下層への
バイヤホールに接続され、最下層配線基板にはチ
ツプ端子に対応した位置に接続部を有し、それは
中間層又は最上層へのバイヤホールに接続され、
中間層の接続線の一端は上部にある層へのバイヤ
ホールへ、他端は下部にある層へのバイヤホール
にそれぞれ接続されることを特徴とする半導体集
積回路装置によつて達成される。
前記配線板を使用することにより、前記パツケ
ージの端子と前記半導体チツプの端子とを接続す
る前記伝送路は、材料、形状、寸法、配線などを
設計で詳細に規定することが可能になつて、該接
続部に起因する信号の輻射や伝送減衰について設
計で対処可能になり、然も、前記配線板が多層配
線基板構成になつているので、層間のバイヤホー
ル接続を用いることにより前記半導体チツプの端
子と接続する前記伝送路の端部を任意の位置に導
出することが可能になる。
(f) 発明の実施例 以下本発明の実施例を図により説明する。全図
を通じ同一符号は同一対象物を示す。
第４図は本発明の構成による超高速半導体集積
回路装置の一実施例の構造を示す断面図、第５図
はその配線板の構成を説明する断面図ａと平面図
ｂと中間層の導体パターン図ｃ，ｄで、３１はパ
ツケージ、３２は半導体チツプ、３６は配線板、
３８は多層配線基板、３８ａ，３８ｂ，３８ｃは
絶縁基板、３９は伝送路、４０ａ，４０ｂ，…は
接続線、４１ａ，４１ｂ，４１ｃは接地導体、４
０aa，４０ba…，４０ab，４０bb…，４１cbは
接続部、４２は合わせマークをそれぞれ示す。
第４図図示の超高速半導体集積回路装置は、基
本的には第２図図示のパツケージ１１と同じで細
部寸法が本集積回路装置の組立に合わせてあるパ
ツケージ３１の内側に、第２図図示の半導体チツ
プ１２において配線領域が小さくなるよう端子５
の１５を配置した半導体チツプ３２が図示のよう
に搭載され、第２図図示と同様にパツケージ３１
の内側に導出された複数の端子４と、半導体チツ
プ３２の端子５，１５とが、半導体チツプ３２の
表面側に被せた配線板３６によつて接続され、蓋
７が被せられてなつている。なお、半導体チツプ
３２の裏面は、パツケージ３１の半導体チツプ３
２搭載面に設けれた導体を介してリード端子３の
中の接地端子に接続されて、端子１５が接地され
ている。
配線板３６は多層配線基板３８より構成され、
それは第５図図示の如くで、例えば透明なサフア
イア板でなる複数の絶縁基板３８ａ，３８ｂ，３
８ｃのそれぞれの表面に例えば金、銀、銅などの
金属導体で図ｂ，図ｃ，図ｄ図示のようにパター
ンを形成したものが積層されてなつている。
そして、最上層と中間層の配線基板の各導体パ
ターンは、端子４と５との接続の間における信号
の輻射や伝送減衰を減ずるように、接続線４０
ａ，４０，…と接地導体４１ａ，４１ｂ，４１ｃ
とで、伝送路となるコプレナーガイドを形成して
いる。
また、最上層配線基板の導体パターン即ち図ｂ
図示の絶縁基板３８ａ表面に形成された導体パタ
ーンの接続線４０ａ，４０ｂ，…の一端は、絶縁
基板３８ａの周辺から放射状に外部に導出したビ
ームリードになつて端子４に接続する接続部４０
aa，４０ba，…を形成し、他端はバイヤホール
接続で図ｃ，ｄに図示する中間層配線基板の導体
パターンの接続線４０ａ，…に接続されるか又は
最下層配線基板の下面（即ち絶縁基板３８ｃの下
面）に導出されて端子５に接続する接続部４０
bb，…を形成している。中間層配線基板の導体
パターンの接続線４０ａ，…も最終端は最下層配
線基板の下面に導出されて端子５に接続する接続
部４０ab，…を形成している。更に、接地導体
４１ａ，４１ｂ，４１ｃもバイヤホール接続で接
続され接続部４１cbを導出している。
このような構成により、端子４と５との接続に
おける、信号の輻射や伝送減衰を減ずることが可
能な伝送路３９の形成と接続線４０ａ，４０ｂ，
…相互間の交叉とが可能になる。
そして、最下層配線基板の下面には半導体チツ
プ３２の合わせマークに対応した位置に、例えば
＋印である該合わせマークと同様な合わせマーク
４２が付してあり（上方から合わせマーク４２が
見えるように、絶縁基板３８ａ，３８ｂ，３８ｃ
のパターンには窓が明けてある）、配線板３６と
しての多層配線基板を半導体チツプ３２に被せて
行う接続は、合わせマーク４２で位置合わせを
し、接続部４０aa，４０ba…，４０ab，４０bb
…，４１cbを例えば半田によつて端子４，５，
１５に接続する。
この実施例から明らかなように、本発明による
配線板３６としての多層配線基板を導入すること
により、端子４と５との接続部に起因する信号の
輻射や伝送減衰について設計での対処が困難であ
つたワイヤ接続から脱却して、少なくとも該接続
部に関しては動作速度が100G bit／ｓ以上にな
つても問題がないように対処可能な伝送路３９を
形成しながら、接続線４０ａ，４０ｂ，…相互間
の交叉を可能にして、超高速半導体集積回路装置
における集積回路の導出端子を半導体チツプ上の
任意の位置に設けることが可能になる。
このことにより、半導体チツプに形成する半導
体素子数の増大に伴う配線領域比率の増大を抑制
することが可能になるが、これは超高速半導体集
積回路装置に限らず、一般の半導体集積回路装置
にも適用可能であることは云うまでもない。
(g) 発明の効果 以上に説明したように、本発明による構成によ
れば、パツケージの端子と半導体チツプの端子と
の接続において、該接続部に起因する信号の輻射
や伝送減衰について設計で対処可能で、然も、該
半導体チツプに端子を該半導体チツプ表面の任意
の位置に設けることが可能な接続構造を備えた半
導体集積回路装置を提供することが出来て、超高
速半導体集積回路装置を含めた半導体集積回路装
置において、半導体チツプに形成する半導体素子
数の増大に伴う配線領域比率の増大を抑制するこ
とによる高集積化を可能にさせる効果がある。
【図面の簡単な説明】
第１図は従来の超高速半導体集積回路装置の一
実施例の構造を示す断面図、第２図は改良された
超高速半導体集積回路装置の一実施例の構造を示
す断面図、第３図はその配線板の一実施例の断面
図ａと裏面視平面図ｂ、第４図は本発明の構成に
よる超高速半導体集積回路装置の一実施例の構造
を示す断面図、第５図はその配線板の構成を説明
する断面図ａと平面図ｂと中間層の導体パターン
図ｃ，ｄである。 図面において、１，１１，３１はパツケージ、
２，１２，３２は半導体チツプ、３はリード端
子、４，５，１５は端子、６はワイヤ、７は蓋、
１６，３６は配線板、１８，３８ａ，３８ｂ，３
８ｃは絶縁基板、、３８は多層配線基板、１９，
３９は伝送路、２０ａ，２０ｂ，…，４０ａ，４
０ｂ，…は接続線、２１ａ，４1a，４１ｂ，４
１ｃは接地導体、２０aa，２０ba…，２０ab，
２０bb…，２１ab，４０aa，４０ba…，４０
ab，４０bb…，４１cbは接続部、２２，４２は
合わせマークをそれぞれ示す。

Claims (1)

    【特許請求の範囲】
  1. １ 半導体チツプを搭載したパツケージ上で、半
    導体チツプの周辺に設けたパツケージ端子と、半
    導体チツプ表面に設けたチツプ端子間が、配線板
    として最上層、最下層及び中間層の各配線基板よ
    りなる多層配線基板で接続され、最上層及び中間
    層のそれぞれの配線基板上の接続線とその周囲の
    接地導体とで伝送路となるコプレナーガイドを形
    成し、最上層配線基板の接続線の一端は配線基板
    の周囲より外方に突出し、その先端にはパツケー
    ジ端子に対応した接続部を有し、他端の接続部は
    中間層又は最下層へのバイヤホールに接続され、
    最下層配線基板にはチツプ端子に対応した位置に
    接続部を有し、それは中間層又は最上層へのバイ
    ヤホールに接続され、中間層の接続線の一端は上
    部にある層へのバイヤホールへ、他端は下部にあ
    る層へのバイヤホールにそれぞれ接続されること
    を特徴とする半導体集積回路装置。
JP58249336A 1983-12-23 1983-12-27 半導体集積回路装置 Granted JPS60140727A (ja)

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KR1019840007835A KR900001273B1 (ko) 1983-12-23 1984-12-11 반도체 집적회로 장치
EP84402696A EP0148083B1 (en) 1983-12-23 1984-12-21 Ultra-high speed semiconductor integrated circuit device having a multi-layered wiring board
DE8484402696T DE3482353D1 (de) 1983-12-23 1984-12-21 Integrierte halbleiterschaltungsanordnung ultrahoher geschwindigkeit mit einem mehrschicht-leitertraeger.
US06/920,938 US4751482A (en) 1983-12-23 1986-10-20 Semiconductor integrated circuit device having a multi-layered wiring board for ultra high speed connection

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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4868170A (ja) * 1971-12-20 1973-09-17
JPS54162169A (en) * 1978-06-14 1979-12-22 Fujitsu Ltd Printed board

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54176857U (ja) * 1978-06-02 1979-12-13

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4868170A (ja) * 1971-12-20 1973-09-17
JPS54162169A (en) * 1978-06-14 1979-12-22 Fujitsu Ltd Printed board

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