JPS60136232A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPS60136232A
JPS60136232A JP58243410A JP24341083A JPS60136232A JP S60136232 A JPS60136232 A JP S60136232A JP 58243410 A JP58243410 A JP 58243410A JP 24341083 A JP24341083 A JP 24341083A JP S60136232 A JPS60136232 A JP S60136232A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ＋ａ＋　発明の技術う〕野 ７ＩＦ発明は、半導体集積回路装置に係り、特に、超高
速半導体集積回路装置ムこおけるパッケージの端子と半
導体チップの端子との接続構造に関す。
（ｂｌ　技術の背景 半導体集積回路装置は、１６報処理機器において主要構
成要素として多用されているが、情報処理能力の向上が
望まれている状況にある現在、高集積化と共に高速動作
に対応出来るものの開発も進められている。
キャリアの移動度や飽和ドリフト速度がＳｉ″−Ｉ″−
導体より大きいため高速動作に適したＧａＡｓ半導体を
使用することにより、ＨＯＧ　ｂｉｔ／ｓ以上の速度で
動作可能な超高速半導体集積回路装置が実用化されてき
ているが、１０００　ｂｉｔ／ｓ程度の動作速度になる
と、半導体集積回路装置内の接続構造が訪性に影響をお
よぼずので、高速動作にりｊ応出来る接続構造の開発が
望まれている。
（Ｃ）従来技術と問題点 第１図は従来の超高速半導体集積回路装置の実施例の構
造を示す断面図で、ｌはパッケージ、２は半導体チップ
゛、３はリート酷１１）了、４．５はｂｌｏ（：（了−
１６ばワイヤ、７は蓋をそれぞれ示す。
図示の超高速半導体集積回路装置は、本体か例えばセラ
ミックでなるパッケージ１の内側に、例えばＧａＡｓ基
板に超高速で動作可能な集積回路を形成した半導体デツ
プ２が図示のように搭載されパッケージ１から外部に導
出される複数のり一１端子３の個々にパンケージｌ内で
接続されて、半導体チップ２と接続するためパッケージ
１の内側に導出された複数の端子４と、前記集積回路を
外部と接続するため半導体チップ２の表面上に形成され
た複数の端子５とが、例えば金線でなるワイヤ６を用い
てワイヤボンディングにより個別に接続され、蓋７が被
せられてなっている。なお、半導体チップ２の裏面は、
パンケージ１の半導体チップ２搭載面に設けられた導体
を介してリード端子３の中の接地端子に接続されている
。
この構成でなる超高速半導体集積回路装置においては、
通常、半導体チップ２は一辺の長さが数龍の角形でワイ
ヤ６の長さが１〜３龍程度であるが、動作速度が１００
Ｇ　ｂｉｔ／ｓ　（λ／　４　＝０．７５ｍｍ）程度に
なると該集積回路装置内の線路長が１１１１程度であっ
ても信号の輻射や伝送減衰が問題になって来る。
この問題に対処するためには、設計において、全ての、
導体、半導体、絶縁体の材料、形状、寸法、配置などを
詳細に規定することが望ましいが、ワイヤ６に関しては
、接続の空間配置を規定することが製造のプロセスから
して極めて困難である。
従って、端子４と５とを接続するワイヤ６に起因する信
号の輻射や伝送減衰は、設計での対処が困難であって、
動作速度の向上を阻害する欠点を有する。
（ｄｌ　発明の目的 本発明の目的は上記従来の欠点に鑑み、パッケージの端
子と半導体チップの端子との接続において、該接続部に
起因する信号の輻射や伝送減衰について設計で対処可能
な接続構造を備えた超高速半導体集積回路装置を提供す
るにある。
ｔｅｌ　発明の構成 上記目的は、半導体チップを搭載したパッケージの該半
導体チップ周辺に設りられた端子と、該半導体チップの
表面に設けられた端子とが、絶縁性基板の面上に伝送路
を形成し該半導体チップの表面側に配設された配線板に
よって接続されていることを特徴とする半導体集積回路
装置によって達成される。
前記配線板全使用、することにより、前記パッケージの
端子と前記半導体チップの端子とを接続する前記伝送路
は、材料、形状、寸法、配置などを設δ１で詳細に規定
することが可能になり、必要ならば該伝送路をコプレナ
ーガイドないしストリップラインにしたり、また、回路
素子を含むものにすることも可能で、該接続部に起因す
る信号の輻射や伝送減衰について設ａ１で対処可能にな
る。
（「）　発明の実施例 以下本発明の実施例を図により説明する。
第２図は本発明の構成による超高速半導体集積回路装置
の一実施例の構造を示す断面図、第３図〜第７図はその
配線板におりるそれぞれ異なった実施例の断面図（ａｌ
と裏面視平面図（ｂｌで、１１はパッケージ、１２は半
導体チップ、１３はリード端子、１４．１５は端子、１
６は配線板、１７ば蓋、１８は絶縁基板、１８ａは合わ
−Ｕマーク、１９は伝送路、１９ａは接続線、１９））
、１．９Ｃは接地導体、１９ｄは抵抗素子、１９ｅは回
路１′、了、１９ａａ、　１９ａｂ、１９ｂｂ、１９ｃ
ｂは接続部をそれぞれ示す。
第２図図示の超高速半導体累積回路装置は、基本的には
第１図図示のパッケージ１と同じで細部寸法が本集積回
路装置の組立に合わせであるパッケージ１１の内側に、
第１図図示の半導体チップ２に後述する合わセマークを
付した半導体チップ１２が図示のように搭載され、紹１
図図示と同杆にパッケージ１１の内側に導出された複数
の端子１４と、半導体チップ１２の集積回路を外部と接
続するため半導体チップ１２の表面上に形成された複数
の端子１５とが、半導体チップ１２の表面側に被せた配
線板１６によって接続され、蓋１７が被ゼられてなって
いる。なお、半導体チップ１２の裏面は、パッケージ１
１の半導体チップ１２措栽面に設置Ｊられた導体を介し
てリート’ｌ／ＩＷ子１３の中の接地端子に接続されて
いる。
配線板１６は、例えば透明なザファ・イア板でなる絶縁
基板１８に、その裏面で端７−１４と１５とを接続する
１云送路１９が形成されてなっており、第３図〜第７図
に伝送路１９の構成を異にする配線板１６の実施例を示
すが、伝送路■９と端７−１４．１５とは例えば８１１
田によって接続する。また、絶縁基板１８裏面の前述し
た半導体チップ１２の合わせマークに対応した位置に、
例えば十印である該合わせマークと同様な合わせマーク
１８ａが付してあり、配線板１６を半導体チップ１２に
被セて前記接続を行・）際の位置合わセが出来るように
なっている。
第３図図示の配線板１６におりる伝送路１９は、絶縁基
板１８の裏面に例えば金、銀、銅などの金属導体で形成
し端子１４と１５とを接続する接続線１９ａのめで構成
した例で、平坦な接続部１９ａａを端子１４に、突起状
になっている接続部１９．ａ　ｂを端子１５に接続する
。この構成の場合、接続線１９ａの幅、接続部１９ａａ
、１’９ａｂ間の通路位置、接続部１９ａｂの突起高さ
く複数の接続部１９ａｂ相互間で同一にする必要がある
が）および絶縁基板１８の厚さなどを設計で規定するこ
とが可能である。
第４図図示の配線板１６における伝送路１９は、第３図
図示のような接続線１９ａに接続線１９ａと同様な金属
導体で同一面上（合わせマーク１８ａ部を除く）に形成
した接地導体１９ｂを加えてコプレナーガイドを形成し
、電磁界を閉じ込めて信号の輻射による減衰の防止を可
能にした例で、接地導体１９ｂの接続部１９ｂｂは接続
部１９ａｂと同様な突起状にし、半導体チップ１２の底
面からスルーホールを介し“ζ表面に導出させた接地用
の端−Ｔ−（端子１５の一部）に接続して、接地導体１
９ｂを接地する。ごの構成の場合、第３図で説明した要
因を含め゛ζコプレリ゛−ガイドとしての設剖が可能で
ある。
第５図図示の配線板１６における伝送路１９は、第４図
図示の接地導体ｉ９ｂを絶縁基板１８の表面（合わ−ｌ
マーク１８８部を除く）に形成した接地導体１９Ｃに替
えて、コプレナーガイドと同様に機能するスＩリソプラ
インを形成した例で、接地導体１９Ｃの接続部ｃｂば絶
縁基板１８の表面から裏面に導出さ−Ｕて該裏面上では
接続部ｂｂと同様にしている。
第６図図示の配線板１６におりる伝送路１９は、第４図
図示のようなコプレナーガイドの接続線＋９ａと接地導
体１９ｂの間に膜状の抵抗素子１９ｄを付加接続した例
で、信号の反射波による減衰を防ぐためのインピーダン
スマツチが容易になっている。
第７図図示の配線板１６におりる伝送路１９は、第４図
図示のようなコプレナーガイドの接続線１９ａの中間な
どを絶縁基板１８の裏面から表面に導出さ−Ｕ、例えば
波形整形回路素子や増幅回路素子などの回路素子を付加
接続した例で、積極的な性能向」二が可能になっている
。
これらの実施例から明らかなように、本発明による配線
板１６を導入することにより、端子１４と１５との接続
部に起因する信号の輻射や伝送減衰についζ設８１での
対処が困難であったワイヤ接続から脱却して、該接続部
に設計で規定可能な伝送路１９を形成することが可能に
なり、然も、伝送路１９の構成は上記の実施例に留まら
ず多くの応用変形が可能である。そし−ζ、少なくとも
前記接続部に起因する信号の輻射や伝送減衰については
、動作速度が１００Ｃ；　Ｌ＋ｉｔ／ｓ以上になっても
問題がないよ）対処することが可能になる。
ｆｇ＋　発明の効果 以上に説明したように、本発明による構成によれば、バ
、う−−ジの端子と半導体チップの端子との接続におい
て、該接続部に起因する信号の輻射や伝送減衰に一つい
て設計で対処可能な接続構造を備えたｆｌＸ高速半導体
集積回路装置を提供することが出来て、超高速半導体集
積回路装置の動作速度向上を可能にさ−ヒる効果がある
。
【図面の簡単な説明】
第１図は従来の超高速半導体集積回路装置の−・実施例
の構造を示す断面図、第２図は本発明の構成による超高
速半導体集積回路装置の一実施例の構造を示す断面図、
第３図〜第７図はその配線板におけるそれぞれ異なった
実施例の断面図［ａｌと裏面視平面図（ｂ）である。 図面において、１、■１ばパソう−−ジ、２．１２は半
導体チップ、３．１３ばリードα１１．；了、４．５．
１４．１５は端子、６ばワイヤ、１６は配線板、７．１
７は蓋、１８は絶縁基板、１８ａは合わ−ｌマーク、１
９は伝送路、１９ａは接続線、１９ｂ、１９ｃは接地導
体、１９ｃ１は抵抗素子、１９ｅは回路素子、１９　ａ
　ａ、１９　ａ　ｂ、１９１Ｉｂ、１１）ｃｂは接続部
をそれぞれ示す。

Claims (1)

    【特許請求の範囲】
  1. 半導体チップを搭載したパッケージの該半導体チップ周
    辺に設けられた端子と、該半導体チ２．ブの表面に設Ｌ
    Ｊられた端子とが、絶縁性基板の面上に伝送路を形成し
    該半導体チップの表面側に配設された配線板によって接
    続されていることを特徴とする半導体集積回路装置。
JP58243410A 1983-12-23 1983-12-23 半導体集積回路装置 Granted JPS60136232A (ja)

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JP58243410A JPS60136232A (ja) 1983-12-23 1983-12-23 半導体集積回路装置
KR1019840007835A KR900001273B1 (ko) 1983-12-23 1984-12-11 반도체 집적회로 장치
DE8484402696T DE3482353D1 (de) 1983-12-23 1984-12-21 Integrierte halbleiterschaltungsanordnung ultrahoher geschwindigkeit mit einem mehrschicht-leitertraeger.
EP84402696A EP0148083B1 (en) 1983-12-23 1984-12-21 Ultra-high speed semiconductor integrated circuit device having a multi-layered wiring board
US06/920,938 US4751482A (en) 1983-12-23 1986-10-20 Semiconductor integrated circuit device having a multi-layered wiring board for ultra high speed connection

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Application Number Priority Date Filing Date Title
JP58243410A JPS60136232A (ja) 1983-12-23 1983-12-23 半導体集積回路装置

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JPS60136232A true JPS60136232A (ja) 1985-07-19
JPH0216582B2 JPH0216582B2 (ja) 1990-04-17

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002368156A (ja) * 2001-06-11 2002-12-20 Oki Electric Ind Co Ltd 半導体装置及びその製造方法

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US7247522B2 (en) 2001-06-11 2007-07-24 Oki Electric Industry Co., Ltd Semiconductor device

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JPH0216582B2 (ja) 1990-04-17

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