JPS60140478A - スイツチド・キヤパシタ積分器 - Google Patents
スイツチド・キヤパシタ積分器Info
- Publication number
- JPS60140478A JPS60140478A JP24986283A JP24986283A JPS60140478A JP S60140478 A JPS60140478 A JP S60140478A JP 24986283 A JP24986283 A JP 24986283A JP 24986283 A JP24986283 A JP 24986283A JP S60140478 A JPS60140478 A JP S60140478A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- circuit
- phase difference
- transistor
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/18—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals
- G06G7/184—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はＭＯＳ （絶縁ｒ−ト型）トランジスタを用い
たスイッチド・キャパシタ積分器（以後、ＳＣ積分器と
略記する。）に係り、特にそのクロック回路である。
たスイッチド・キャパシタ積分器（以後、ＳＣ積分器と
略記する。）に係り、特にそのクロック回路である。
一般に、電子フィルタ、音声認識回路、音声合成回路等
に用いられるスイッチド・キャパシタ積分器は、第１図
に示すように構成されている。即ち、１はスイッチド・
キャパシタ回路（以後、ＳＣ回路と略記する。）、２は
演算増幅器であって非反転入力端（ト）が接地されてお
シ、Ｃｆは積分用容量、ＣＬは負荷容−暇、３はクロッ
ク回路である。上記ＳＣ回路１は、直列接続された。４
１． 第２のＣＭＯＳスイッチ（トランスミッション？
” ））Ｓｌ、Ｓ２ と、直列接続された第３、第４の
ＣＭＯＳスイッチＳ ３ ＋ ８４ と、上記ＣＭＯＳ
スイッチＳ１．Ｓ２ の相互接続点とＣＭＯＳスイッチ
Ｓ３．Ｓ４の相互接続点との間に接続された容量Ｃとか
らなシ、第３のＣＭＯＳスイッチＳ３の一端が入カッ〜
ド４となって入力信号が印加され、第１、第４のＣＭＯ
ＳスイッチＳ１＋８４の各一端が接地され、第２のＣＭ
ＯＳスイッチＳ２の一端が出力ノード５となって前記演
算増幅器２０反転入力端←）に接続されている。上記第
２、第３のＣＭＯＳスイッチ５ｆｆｉ＋８３は第１相の
クロック・ぐルス対（φｐ１＋φｎ１）により駆動され
、脩′１、第４ （７） ０ＭＯ８スイッチＳ ｔ 、
Ｓ ４ ハ第２ 相のクロックパルス対（φ、２．φ
ｎ２ ）にょシ駆動される。上記ＳＣ回路Ｉの動作は良
く知られているように、人、出方ノード４，５間にその
電位差、容ｉ ｃの大きさ、クロック・９ルス周波数（
スイッチ周波数）に応じた電流が流れるものであり、人
、出力７一ド間に抵抗が接続された回路と等価になる。
に用いられるスイッチド・キャパシタ積分器は、第１図
に示すように構成されている。即ち、１はスイッチド・
キャパシタ回路（以後、ＳＣ回路と略記する。）、２は
演算増幅器であって非反転入力端（ト）が接地されてお
シ、Ｃｆは積分用容量、ＣＬは負荷容−暇、３はクロッ
ク回路である。上記ＳＣ回路１は、直列接続された。４
１． 第２のＣＭＯＳスイッチ（トランスミッション？
” ））Ｓｌ、Ｓ２ と、直列接続された第３、第４の
ＣＭＯＳスイッチＳ ３ ＋ ８４ と、上記ＣＭＯＳ
スイッチＳ１．Ｓ２ の相互接続点とＣＭＯＳスイッチ
Ｓ３．Ｓ４の相互接続点との間に接続された容量Ｃとか
らなシ、第３のＣＭＯＳスイッチＳ３の一端が入カッ〜
ド４となって入力信号が印加され、第１、第４のＣＭＯ
ＳスイッチＳ１＋８４の各一端が接地され、第２のＣＭ
ＯＳスイッチＳ２の一端が出力ノード５となって前記演
算増幅器２０反転入力端←）に接続されている。上記第
２、第３のＣＭＯＳスイッチ５ｆｆｉ＋８３は第１相の
クロック・ぐルス対（φｐ１＋φｎ１）により駆動され
、脩′１、第４ （７） ０ＭＯ８スイッチＳ ｔ 、
Ｓ ４ ハ第２ 相のクロックパルス対（φ、２．φ
ｎ２ ）にょシ駆動される。上記ＳＣ回路Ｉの動作は良
く知られているように、人、出方ノード４，５間にその
電位差、容ｉ ｃの大きさ、クロック・９ルス周波数（
スイッチ周波数）に応じた電流が流れるものであり、人
、出力７一ド間に抵抗が接続された回路と等価になる。
また、第１図のＳＣ回路１と演算Ｎ幅器２と積分用容量
Ｃｆとで構成されるミラー、ｆａ分器の入出力特性は良
く知られているように容量Ｓｃとｃｆとの容量比および
ＳＣ回路１のスイッチ周波数の関数であり、特にスイッ
チ周波数の一次式となる。したがって、スイッチ周波数
に比例して積分時定数を変化させることができ、上記ミ
ラー積分器をフィルタ構成単位としてスイッチド・キャ
ノ千シタ・フィルタ（ＳＣＦ）に用いれば、フィルタリ
ング周波数をスイッチ周波数に比例して変えることが可
能になる。
Ｃｆとで構成されるミラー、ｆａ分器の入出力特性は良
く知られているように容量Ｓｃとｃｆとの容量比および
ＳＣ回路１のスイッチ周波数の関数であり、特にスイッ
チ周波数の一次式となる。したがって、スイッチ周波数
に比例して積分時定数を変化させることができ、上記ミ
ラー積分器をフィルタ構成単位としてスイッチド・キャ
ノ千シタ・フィルタ（ＳＣＦ）に用いれば、フィルタリ
ング周波数をスイッチ周波数に比例して変えることが可
能になる。
なお、前記クロック回路、？は、一般的には第２図（ａ
）あるいは第２図（ｂ）に示すように、クロック入力φ
をそのままクロック出力φとして取シ出すと共に上記φ
λ力を１段のＣｒシｏＳインバータＩｌによシ反転させ
て反転クロック出カフを取多出し、あるいはクロック人
力φを２段のＣＭＯＳインバータ１２＋Ｉ３を介してク
ロック出力φとして取り出すと共に上記φ入力を１段の
ＣＭＯＳインバータ■ｌにより反転させて反転クロック
出力１を取り出すようにしている。
）あるいは第２図（ｂ）に示すように、クロック入力φ
をそのままクロック出力φとして取シ出すと共に上記φ
λ力を１段のＣｒシｏＳインバータＩｌによシ反転させ
て反転クロック出カフを取多出し、あるいはクロック人
力φを２段のＣＭＯＳインバータ１２＋Ｉ３を介してク
ロック出力φとして取り出すと共に上記φ入力を１段の
ＣＭＯＳインバータ■ｌにより反転させて反転クロック
出力１を取り出すようにしている。
第２図（ａ＞ 、 （ｂ） Ｉｃ示したようなりロック
回路を使用した場合、クロック出力対φ、１はそれぞれ
の信号経路のｒ−ト段数の相違によりＣＭＯＳインバー
タ１段分の位相差が生じている。
回路を使用した場合、クロック出力対φ、１はそれぞれ
の信号経路のｒ−ト段数の相違によりＣＭＯＳインバー
タ１段分の位相差が生じている。
ところで、ＳＣ回路で必要とする２相のクロック対、つ
まシ（φ１ 、’ｉ’ｌ）（第１図ではφｐ１．φｎ１
）および（φｚ 、＜ｌ１ｚＸ第１図ではφ、２．φｎ
２）の位相差が所定の関係になると、ＳＣ積分器の出力
にオフセット電圧が生じることが本発明者により判明し
た。このオフセット竜王が発生すると、後で詳細に述べ
るように、８０８分器における演算増幅器の反転入力端
（ハ）と出力端との間にＳＣ回路の等価抵抗に直列に電
圧源が挿入されたようになり、出方信号の一部がリミッ
タ作用を受けてそのダイナミックレンジが小さくなると
か、ローパスフィルタの場合には直流入力（たとえば１
． ＯＶ ）に対してオフセット電圧（たとえば０．
Ｉ Ｖ ）が出力誤差として加わってしまうなどの現象
が生じる。
まシ（φ１ 、’ｉ’ｌ）（第１図ではφｐ１．φｎ１
）および（φｚ 、＜ｌ１ｚＸ第１図ではφ、２．φｎ
２）の位相差が所定の関係になると、ＳＣ積分器の出力
にオフセット電圧が生じることが本発明者により判明し
た。このオフセット竜王が発生すると、後で詳細に述べ
るように、８０８分器における演算増幅器の反転入力端
（ハ）と出力端との間にＳＣ回路の等価抵抗に直列に電
圧源が挿入されたようになり、出方信号の一部がリミッ
タ作用を受けてそのダイナミックレンジが小さくなると
か、ローパスフィルタの場合には直流入力（たとえば１
． ＯＶ ）に対してオフセット電圧（たとえば０．
Ｉ Ｖ ）が出力誤差として加わってしまうなどの現象
が生じる。
次に、第３図のＳＣ積分器と第４図、第５図のタイミン
グ図を参照して前記（φｔ ＋（１’ｌ ）＋（φｇ、
’ｆｉ２）の位相差とオフセット電圧との関係を詳述す
る。第３図の回路においては第１図の回路と同一部分に
同一符号を付しておシ、Ｃ３は浮遊各社であ勺、第１相
のクロックφｌ 。
グ図を参照して前記（φｔ ＋（１’ｌ ）＋（φｇ、
’ｆｉ２）の位相差とオフセット電圧との関係を詳述す
る。第３図の回路においては第１図の回路と同一部分に
同一符号を付しておシ、Ｃ３は浮遊各社であ勺、第１相
のクロックφｌ 。
φｌによシ駆動されるＣＭＯＳスイッチＳｍ＋８３のう
ち代表的に一方のスイッチｓ２におｆｆルＰチャンネル
トランジスタＰ２のダート・ン〜ス間ミラー容曾をＣＭ
Ｐ３ 、’ｌ”−ト・ドレイン間ミラー容ｆｉをＣＭＰ
４、ＮチャンネルトランジスタＮＺのＰ−）・ドレイン
間ミラー容量を０ＭＮ３ 、ダート・ソース間ミラー容
けをＣＭＮ 、と表わし、第２相のクロックφ２．７□
によ勺駆動されるＣＭＯＳスイッチＳｌ、Ｓ４のうち代
表的に一方のスイッチＳ１におけるＰチャンネルトラン
クスタＰ１のｒ−ト・ドレイン間ミラー容量をＣＭＰ
Ｈ、’Ｉ”−ト・ソース間ミラー容量をＣＩｖｒＩ）２
、ＮチャンネルトランクスタＮｌのデート・ソース間
ミラーＷ’＆ｔをＣＬＴＦＪｌ ｓ ケ０−ト・ ドレ
イン間ミラー容量を０へ２と表わしており、入力ノード
４を演算増幅器２の出カシ１■に接続している。
ち代表的に一方のスイッチｓ２におｆｆルＰチャンネル
トランジスタＰ２のダート・ン〜ス間ミラー容曾をＣＭ
Ｐ３ 、’ｌ”−ト・ドレイン間ミラー容ｆｉをＣＭＰ
４、ＮチャンネルトランジスタＮＺのＰ−）・ドレイン
間ミラー容量を０ＭＮ３ 、ダート・ソース間ミラー容
けをＣＭＮ 、と表わし、第２相のクロックφ２．７□
によ勺駆動されるＣＭＯＳスイッチＳｌ、Ｓ４のうち代
表的に一方のスイッチＳ１におけるＰチャンネルトラン
クスタＰ１のｒ−ト・ドレイン間ミラー容量をＣＭＰ
Ｈ、’Ｉ”−ト・ソース間ミラー容量をＣＩｖｒＩ）２
、ＮチャンネルトランクスタＮｌのデート・ソース間
ミラーＷ’＆ｔをＣＬＴＦＪｌ ｓ ケ０−ト・ ドレ
イン間ミラー容量を０へ２と表わしており、入力ノード
４を演算増幅器２の出カシ１■に接続している。
なお、前記ミラー容量ＣＭ？ １− ＣＭＰ ４ 、Ｃ
暇、〜ＣＭＮ ４はＳＣ回路の容ａ Ｃに比べて小さい
。
暇、〜ＣＭＮ ４はＳＣ回路の容ａ Ｃに比べて小さい
。
いま、上記（φ＋、９’＋）、（φ２ 、’ｄ２）の位
相差関係が第４図に示すように、７１がφｌ より遅れ
、同様に７２がφ２より遅れている場合にはオフセット
電圧は生じない。この場合の動作を、第４図中の■〜■
の期間の順て以下に述べる。なお、ミラー容量Ｃ狸１
、 ＣＭＮｌはアースに電荷を注入するだけにすぎない
ので無視しており、クロック振幅をＶｃで表わす。
相差関係が第４図に示すように、７１がφｌ より遅れ
、同様に７２がφ２より遅れている場合にはオフセット
電圧は生じない。この場合の動作を、第４図中の■〜■
の期間の順て以下に述べる。なお、ミラー容量Ｃ狸１
、 ＣＭＮｌはアースに電荷を注入するだけにすぎない
ので無視しており、クロック振幅をＶｃで表わす。
■の期間では、トランジスタＮｌ 、Ｐｔ が共にオン
状態になっているので、第１、第２のＣＭＯＳスイッチ
Ｓ１ 、Ｓ２の接続点ａの電荷はアースに放電している
。
状態になっているので、第１、第２のＣＭＯＳスイッチ
Ｓ１ 、Ｓ２の接続点ａの電荷はアースに放電している
。
■の期間では、φ２がＬ（ロウレ（ル）になってトラン
ジスタＮｌがオフ状態になる。このとき、ａ 、ａＫミ
ラー容”貴ＣＭＮ ２を通して−ＣＭＮ２・ｖｏの電荷
が注入されるが、まだトランジスタＰｌがオン状態なの
で上記電荷はアースに放電される。
ジスタＮｌがオフ状態になる。このとき、ａ 、ａＫミ
ラー容”貴ＣＭＮ ２を通して−ＣＭＮ２・ｖｏの電荷
が注入されるが、まだトランジスタＰｌがオン状態なの
で上記電荷はアースに放電される。
■の期間では、７２がＨ（ハイレベル）になってトラン
ジスタＰ、がオフ状態になる。このとき、ａ点にミラー
容ｔｊｔ ＣＭＰ ２を通してＣＭＰ２・Ｖｏの電荷が
注入される。そして、各トランジスタＰ ！ ｒ Ｎ
１ ＋ Ｐ ２ ＋ Ｎ２がオフ状態であるので、ａ点
の電荷はそのまま蓄えられる。
ジスタＰ、がオフ状態になる。このとき、ａ点にミラー
容ｔｊｔ ＣＭＰ ２を通してＣＭＰ２・Ｖｏの電荷が
注入される。そして、各トランジスタＰ ！ ｒ Ｎ
１ ＋ Ｐ ２ ＋ Ｎ２がオフ状態であるので、ａ点
の電荷はそのまま蓄えられる。
■の期間では、φ１がＨになってトランジスタＮ２がオ
ン状態になる。このとき、ａ点にミラー容−ｔｃｘｔｒ
ｔｑ ３を通して０ＭＮ３ ・ＶＣの電荷が注入される
と共に演算増幅器２の反転入力端（ここでは、ＩＮ点と
表わすものとする。）にミラー容疑ＣＭ′Ｎ４（ｉｌ−
通してＣへ１Ｎ４・ｖｏの電荷が注入される。そして、
トランジスタＮ２がオン状態であるので、ａ点とＩＮ点
とが接続さ）ｔており、演算増幅器２０性質上ＩＮ点は
接地電位であるから、ＩＮ点にはさらにａ点の電荷（Ｃ
〜１Ｐ２・ｖｃ＋Ｃｌ−３・ｖｃ）が注入される。
ン状態になる。このとき、ａ点にミラー容−ｔｃｘｔｒ
ｔｑ ３を通して０ＭＮ３ ・ＶＣの電荷が注入される
と共に演算増幅器２の反転入力端（ここでは、ＩＮ点と
表わすものとする。）にミラー容疑ＣＭ′Ｎ４（ｉｌ−
通してＣへ１Ｎ４・ｖｏの電荷が注入される。そして、
トランジスタＮ２がオン状態であるので、ａ点とＩＮ点
とが接続さ）ｔており、演算増幅器２０性質上ＩＮ点は
接地電位であるから、ＩＮ点にはさらにａ点の電荷（Ｃ
〜１Ｐ２・ｖｃ＋Ｃｌ−３・ｖｃ）が注入される。
■の期間では、φがＬになってトランジスタＰ２がオン
状態になる。このとき、ａ点とＩＮ点には各対応してミ
ラー容疑ＣＭＰ ３ 、 ＣＭＰ ４を通して−ＣＭＰ
３・Ｖｏ、 −ＣＭＰ ４・ＶＣの電荷が注入される
。そして、トランジスタＮ２ 、Ｐ２がそれぞれオン状
態であるので、ａ点とＩ Ｎ点とが接続されており、上
記ｒｔ荷はそれぞれＩＮ点に注入される。したがって、
これまでにＩＮ点に注入された′４荷は■〜■のＪｔｌ
Ｊ間における（ＣＭＰ２・Ｖ。
状態になる。このとき、ａ点とＩＮ点には各対応してミ
ラー容疑ＣＭＰ ３ 、 ＣＭＰ ４を通して−ＣＭＰ
３・Ｖｏ、 −ＣＭＰ ４・ＶＣの電荷が注入される
。そして、トランジスタＮ２ 、Ｐ２がそれぞれオン状
態であるので、ａ点とＩ Ｎ点とが接続されており、上
記ｒｔ荷はそれぞれＩＮ点に注入される。したがって、
これまでにＩＮ点に注入された′４荷は■〜■のＪｔｌ
Ｊ間における（ＣＭＰ２・Ｖ。
＋ ０ＭＮ３− Ｖ、 ＋ ＣＩｔ４Ｎ４−Ｖｃ）と■
の期間における（ ＣＭＰ ａ ・Ｖｏ−ＣＭＰ ４
・ＶＣ）との合計である。
の期間における（ ＣＭＰ ａ ・Ｖｏ−ＣＭＰ ４
・ＶＣ）との合計である。
■の期間では、φ１がＬになってトランジスタＮ２がオ
フ状態になる。このとき、ａ点とＩＮ点には各対応して
ミラー容量ＣＭＮ３．ＣＭＮ４を通して−ＣＭＮ ３
・Ｖｃ、 −ＣＭＮ ４ ・Ｖｏの電荷が注入される。
フ状態になる。このとき、ａ点とＩＮ点には各対応して
ミラー容量ＣＭＮ３．ＣＭＮ４を通して−ＣＭＮ ３
・Ｖｃ、 −ＣＭＮ ４ ・Ｖｏの電荷が注入される。
そして、トランジスタＰ２がオン状態であるので、上記
電荷はそれぞれＩＮ点に注入される。したがって、これ
までにＩＮ点に注入された電荷は、■の期間における電
荷の合計に上記（−（Ｊ、ｉＮ ３−Ｖｏ−ＣＪ＆ ４
・Ｖｏ＞を加えたものであり、ＣＭＰ ２・ｖ、 −Ｃ
ＭＰ ３ ・ＶＣ−ＣＭＰ ４ ・Ｖｃとなる。
電荷はそれぞれＩＮ点に注入される。したがって、これ
までにＩＮ点に注入された電荷は、■の期間における電
荷の合計に上記（−（Ｊ、ｉＮ ３−Ｖｏ−ＣＪ＆ ４
・Ｖｏ＞を加えたものであり、ＣＭＰ ２・ｖ、 −Ｃ
ＭＰ ３ ・ＶＣ−ＣＭＰ ４ ・Ｖｃとなる。
■の期間では、Ｊ＋がＨになってトランジスタＰ２がオ
フ状態になる。このとき、ａ点とＩＮ点とに各対応して
ミラー容ｆＷ、 ＣＭＰ ３ ＋ Ｃ＋ＷＰ ４ ｆ通
してＣＭＰ ３ ・Ｖｏ、 ＣＭＰ ４ ・Ｖｏの′は
荷が注入される。ＩＮ点に注入された電荷の合計は、Ｃ
ＭＰ２・ｖｃ−ＣＭＰ ３− ＶＣ−ＣＭＰ ４ ・Ｖ
ｏ十ＣＭＰ ４・Ｖｃ＝ ＣＭＰ 、 ・Ｖ。
フ状態になる。このとき、ａ点とＩＮ点とに各対応して
ミラー容ｆＷ、 ＣＭＰ ３ ＋ Ｃ＋ＷＰ ４ ｆ通
してＣＭＰ ３ ・Ｖｏ、 ＣＭＰ ４ ・Ｖｏの′は
荷が注入される。ＩＮ点に注入された電荷の合計は、Ｃ
ＭＰ２・ｖｃ−ＣＭＰ ３− ＶＣ−ＣＭＰ ４ ・Ｖ
ｏ十ＣＭＰ ４・Ｖｃ＝ ＣＭＰ 、 ・Ｖ。
−ＣＭＰ３・Ｖｃとなる。そして、トランジスタＰ１゜
Ｐ２が同じ大きさであり、ミラー容−ｄ ＣＶｆＰ ２
。
Ｐ２が同じ大きさであり、ミラー容−ｄ ＣＶｆＰ ２
。
ＣＭＰ ３が等しい場合には、ＣＭＰ ２・Ｖｃ−ＣＭ
Ｐ ３−Ｖ。
Ｐ ３−Ｖ。
−〇と々シ、ＩＮ点には電荷が注入されなかったことに
なる。また、ａ点の電荷は、各トランジスタＰ １ ＊
Ｎ１ ＊ Ｐ ２ ＋ Ｎ２がオフ状態であるのでそ
のまま蓄えられる。
なる。また、ａ点の電荷は、各トランジスタＰ １ ＊
Ｎ１ ＊ Ｐ ２ ＋ Ｎ２がオフ状態であるのでそ
のまま蓄えられる。
■の期間では、φ２がＨになってトランジスタＮｌがオ
ン状態になる。このとき、ａ点にミラー容量ＣＡｉＮ
２ を通してＣＭＮ ２・ＶＣのべ荷が注入されるが、
トランジスタＮ、がオン状態であるのでのの肋間に蓄え
られていたａ点の電荷と共にアースに放電される。
ン状態になる。このとき、ａ点にミラー容量ＣＡｉＮ
２ を通してＣＭＮ ２・ＶＣのべ荷が注入されるが、
トランジスタＮ、がオン状態であるのでのの肋間に蓄え
られていたａ点の電荷と共にアースに放電される。
このように、第４図に示すような（φ１．’ｄ＋）。
（φ２ 、（’２）の位相差関係のときは、■〜■期間
をサイクルとする各クロック動作毎においてＩＮ点には
電荷が蓄積しないので、オフセット電圧は生じない。
をサイクルとする各クロック動作毎においてＩＮ点には
電荷が蓄積しないので、オフセット電圧は生じない。
これに対して、（φ１．７□ ）、（φ２，７□）の位
相差関係が第５図に示すよう１て、１１がφｌ よシ遅
れ、これとは逆にφ２が￥２より遅れている場合にはオ
フセット電圧が生じる。この場合の動作を、第５図中の
■〜■の期間の順に以下述べる。
相差関係が第５図に示すよう１て、１１がφｌ よシ遅
れ、これとは逆にφ２が￥２より遅れている場合にはオ
フセット電圧が生じる。この場合の動作を、第５図中の
■〜■の期間の順に以下述べる。
■の期間では、トランジスタＮｔ ＋ Ｐ Ｉｉ’共に
オン状態になっているので、ａ点の電荷はアースに放電
している。
オン状態になっているので、ａ点の電荷はアースに放電
している。
■の期間では、７□がＨになってトランジスタＰ！はオ
フになる。このとき、ａ点にミラー容−ｆＩｉ−ＣＭＰ
２ 全通してＣＭＰ２ ’ Ｖｃの電荷が注入される
が、まだトランジスタＮ 、がオン状態なので上記電荷
はアースに放電される。
フになる。このとき、ａ点にミラー容−ｆＩｉ−ＣＭＰ
２ 全通してＣＭＰ２ ’ Ｖｃの電荷が注入される
が、まだトランジスタＮ 、がオン状態なので上記電荷
はアースに放電される。
■の期間では、φ鵞がＬになってトランジスタＮｌがオ
フ状態になる。このとき、ａ点にミラー容昆二ＣＭＮ
２ を通して−Ｃλ４Ｎ２・ｖｃの電荷が注入される。
フ状態になる。このとき、ａ点にミラー容昆二ＣＭＮ
２ を通して−Ｃλ４Ｎ２・ｖｃの電荷が注入される。
そして、各トランジスタＰ １ｉ Ｎ１ ｒＰ ２ ＋
Ｎ ２がオフ状態であるので、ａ点の電荷はそのまま
蓄えられる。
Ｎ ２がオフ状態であるので、ａ点の電荷はそのまま
蓄えられる。
■の期間では、φｌがＨになってトランジスタＮ２がオ
ン状態になる。このとき、ａ点とＩＮ点には各対応して
ミラー容量ＣＭＮ ３ｒ ＣＭＮ ４ 全通してＣＭＮ
３・Ｖｃ、 ＣＡＮ ４・Ｖｃの電荷が注入される。
ン状態になる。このとき、ａ点とＩＮ点には各対応して
ミラー容量ＣＭＮ ３ｒ ＣＭＮ ４ 全通してＣＭＮ
３・Ｖｃ、 ＣＡＮ ４・Ｖｃの電荷が注入される。
そして、トランジスタＮ２がオン状態であるので、ａ点
とＩＮ点とが接続されており、ＩＮ点にはさらにａ点の
電荷（−ＣＭＮ −ＶＣ＋ＣＭＮ３−Ｖｏ）が注入され
る。
とＩＮ点とが接続されており、ＩＮ点にはさらにａ点の
電荷（−ＣＭＮ −ＶＣ＋ＣＭＮ３−Ｖｏ）が注入され
る。
■の期間では、ｉがＬになってトランジスタＰ２がオン
状態になる。このとき、ａ点とＩＮ点には各対応してミ
ラー容−＠ ＣＭＰ Ｂ 、 ＣＭＰ ４を通して−Ｃ
ＭＰ ｓ・Ｖ、、−Ｃλ！ｆＰ４・ｖｃの電荷が注入さ
れる。そして、トランジスタＮ２．ｐ２がそれぞれオン
状態であるので、ａ点とＩＮ点とが接続されており、上
記電荷はそれぞれＩＮ点に注入される。したがって、Ｉ
Ｎ点に注入された電荷の合計は、−６ＭＮ２・Ｖｃ＋Ｃ
ＭＮ３・Ｖｃ＋ＣＭ′Ｎ４・ｖ。
状態になる。このとき、ａ点とＩＮ点には各対応してミ
ラー容−＠ ＣＭＰ Ｂ 、 ＣＭＰ ４を通して−Ｃ
ＭＰ ｓ・Ｖ、、−Ｃλ！ｆＰ４・ｖｃの電荷が注入さ
れる。そして、トランジスタＮ２．ｐ２がそれぞれオン
状態であるので、ａ点とＩＮ点とが接続されており、上
記電荷はそれぞれＩＮ点に注入される。したがって、Ｉ
Ｎ点に注入された電荷の合計は、−６ＭＮ２・Ｖｃ＋Ｃ
ＭＮ３・Ｖｃ＋ＣＭ′Ｎ４・ｖ。
−ＣＭＰ ｓ・Ｖ、 −ＣＭＰ ４・Ｖｏとなる。
■の期間では、φｌがＬになってトランジスタＮ２がオ
フ状態になる。このとき、ａ点とＩＮ点には各対応して
ミラー容’ｒ４ ＣＭＮ ３ 、 ＣＭＮ ４を通して
−ＣＭＮ ｓ ・ＶＯｒ −ＣＭＮ ４ ・Ｖ、の電荷
が注入される。そして、トランジスタＰ２がオン状態で
あるので、上記電荷はそれぞれＩＮ点に注入される。し
たがって、これまでにＩＮ点に注入された電荷は、■の
期間における電荷の合計に上記（−ｃＮｎＶＪ３− Ｖ
、、−ＣＭＮ ４ ・Ｖｃ）を加えたものであ如、−Ｃ
ＭＮ 、−Ｖ、 −ＣＭＰ 、 −Ｖｃ−ＣＭＰ ４−
Ｖｏとなる。
フ状態になる。このとき、ａ点とＩＮ点には各対応して
ミラー容’ｒ４ ＣＭＮ ３ 、 ＣＭＮ ４を通して
−ＣＭＮ ｓ ・ＶＯｒ −ＣＭＮ ４ ・Ｖ、の電荷
が注入される。そして、トランジスタＰ２がオン状態で
あるので、上記電荷はそれぞれＩＮ点に注入される。し
たがって、これまでにＩＮ点に注入された電荷は、■の
期間における電荷の合計に上記（−ｃＮｎＶＪ３− Ｖ
、、−ＣＭＮ ４ ・Ｖｃ）を加えたものであ如、−Ｃ
ＭＮ 、−Ｖ、 −ＣＭＰ 、 −Ｖｃ−ＣＭＰ ４−
Ｖｏとなる。
■の期間では、ｄｌがＨになってトランジスタＰ、がオ
フ状態になる。このとき、ａ点とＩＮ点に各対応してミ
ラー容ｙｆｉ（ＣＭＰ ３ Ｉ ＣＭＰ ４を通してＣ
ＭＰ 、・Ｖ（Ｈ＊ ＣＭＰ ４・Ｖｏの電荷が注入さ
れる。
フ状態になる。このとき、ａ点とＩＮ点に各対応してミ
ラー容ｙｆｉ（ＣＭＰ ３ Ｉ ＣＭＰ ４を通してＣ
ＭＰ 、・Ｖ（Ｈ＊ ＣＭＰ ４・Ｖｏの電荷が注入さ
れる。
ＩＮ点に注入された電荷の合計は、−ＣＭＮ、・ｖｃＣ
ＭＰ ３ ・Ｖ（！ ＣＭＰ ４ ・Ｖｅ十ＣＭＰ ４
・ＶＣ＝ ＣＷＪＪＮｚ・Ｖｏ−ＣＭＰ３・ｖｃとな
る。また、ａ点の電荷は、各トランジスタＰ １ 、Ｎ
ｔ ｒ Ｐ２ 、Ｎ２がオフ状態であるのでそのまま蓄
えられる。
ＭＰ ３ ・Ｖ（！ ＣＭＰ ４ ・Ｖｅ十ＣＭＰ ４
・ＶＣ＝ ＣＷＪＪＮｚ・Ｖｏ−ＣＭＰ３・ｖｃとな
る。また、ａ点の電荷は、各トランジスタＰ １ 、Ｎ
ｔ ｒ Ｐ２ 、Ｎ２がオフ状態であるのでそのまま蓄
えられる。
■の期間では、￥２がＬになってトランジスタＰ、がオ
ン状態になる。このとき、ａ点にミラー容量ＣＭＰ 、
を通して−ＣＭＰ ２・ｖｏの電荷が注入されるが、ト
ランジスタＰ、がオン状態であるのでのの期間に蓄えら
れていたａ点の電荷と共にアースに放電される。
ン状態になる。このとき、ａ点にミラー容量ＣＭＰ 、
を通して−ＣＭＰ ２・ｖｏの電荷が注入されるが、ト
ランジスタＰ、がオン状態であるのでのの期間に蓄えら
れていたａ点の電荷と共にアースに放電される。
このように、第５図に示すような（φｔｗ’ｄｘ）。
（φｚ、＋６２ ）の位相差関係のとき、■〜■期間を
サイクルとする各クロック動作毎に、ＩＮ煮にはのの期
間で前述したような（−ＣＭＮ、・ｖｃ−ＣＭＰｓ・ｖ
ｃ）の電荷が注入されることになり、これは電流と考え
られる。したがって、第３図のＳＣ積分器におりで、Ｓ
Ｃ回路部を抵抗と等価であると考えると、演算増幅器２
０反転入力端（→と出力端との間に、上記等価抵抗と積
分用容量Ｃとが並列に接続された帰還回路が存在するこ
とになシ、ＩＮ点に前述したように電流が流れ込むと上
記等価抵抗に直列に直ｂＩＣ電源が挿入されたことにな
り、出力に直流のオフセット電圧が生じる。
サイクルとする各クロック動作毎に、ＩＮ煮にはのの期
間で前述したような（−ＣＭＮ、・ｖｃ−ＣＭＰｓ・ｖ
ｃ）の電荷が注入されることになり、これは電流と考え
られる。したがって、第３図のＳＣ積分器におりで、Ｓ
Ｃ回路部を抵抗と等価であると考えると、演算増幅器２
０反転入力端（→と出力端との間に、上記等価抵抗と積
分用容量Ｃとが並列に接続された帰還回路が存在するこ
とになシ、ＩＮ点に前述したように電流が流れ込むと上
記等価抵抗に直列に直ｂＩＣ電源が挿入されたことにな
り、出力に直流のオフセット電圧が生じる。
第６図は、第７図に示すようにＳＣ積分器の入力ノード
４を演算増幅器２の出力端に接続したシミュレーション
回路を用いてＣＡＤシミュレーションを行なったシミュ
レーション結果を示している。ここで、横軸はクロツク
ア２に対するφ２の位相差（位相進み、位相遅れ）を示
しており、縦軸はオフセット電圧を示しており、特性Ａ
はクロック７１よりφｌの位相が一定量（本例では１０
０ ｎｓ ）進んでいる場合、特性Ｂはクロックφ１＋
Ｇ’ｌの位相差が零の場合、特性Ｃはクロック７１より
φ！の位相が一定量Ｃ本例では１００ ｎｓ ）遅れて
いる場合に対応する。
４を演算増幅器２の出力端に接続したシミュレーション
回路を用いてＣＡＤシミュレーションを行なったシミュ
レーション結果を示している。ここで、横軸はクロツク
ア２に対するφ２の位相差（位相進み、位相遅れ）を示
しており、縦軸はオフセット電圧を示しており、特性Ａ
はクロック７１よりφｌの位相が一定量（本例では１０
０ ｎｓ ）進んでいる場合、特性Ｂはクロックφ１＋
Ｇ’ｌの位相差が零の場合、特性Ｃはクロック７１より
φ！の位相が一定量Ｃ本例では１００ ｎｓ ）遅れて
いる場合に対応する。
第６図から、（φｌ 、１１ ）の位相差と（φ２．″
７Ｉ□ ）の位相差とが同方向の関係のとき、即ち、７
１位相がφ１位相よシも遅れ、７２位相が４２位相より
も遅れた関係または７１位相がφ１位相よりも進み、７
２位相が４２位相よシも進んだドＪ係のとぎにオフセッ
ト電圧が小さいことが分る。
７Ｉ□ ）の位相差とが同方向の関係のとき、即ち、７
１位相がφ１位相よシも遅れ、７２位相が４２位相より
も遅れた関係または７１位相がφ１位相よりも進み、７
２位相が４２位相よシも進んだドＪ係のとぎにオフセッ
ト電圧が小さいことが分る。
しかし、上記とは逆に（φ＋ 、’ｄ＋）の位相差と（
φｚ 、＃ｚ）の位相差とが逆方向の関係のとき、即ち
、７１位相がφ１位相よりも遅れ、７２位相が４２位相
よりも進んだ＋２１係またはφ１位相が４１位相よりも
進み、７２位相が４２位相よりも遅れた関係のとき１・
てはオフセット電圧が犬きく、（φ２ 、￥２ ）の位
相差が１０ ｎｓ生じただけでも大幅にオフセットが生
じることが分る。
φｚ 、＃ｚ）の位相差とが逆方向の関係のとき、即ち
、７１位相がφ１位相よりも遅れ、７２位相が４２位相
よりも進んだ＋２１係またはφ１位相が４１位相よりも
進み、７２位相が４２位相よりも遅れた関係のとき１・
てはオフセット電圧が犬きく、（φ２ 、￥２ ）の位
相差が１０ ｎｓ生じただけでも大幅にオフセットが生
じることが分る。
従来のクロック回路におけるφ２．１２の位相差はＣＭ
ＯＳインノＺ−夕１段分によって生じているにすぎず、
一般に１ｏｎ３以下である。しかし、クロック回路から
ＳＣ回路までの配線のＣＲ分による遅延によって、ＳＣ
回路におけるφ、ｊの位相差力Ｚ１０ｎｓ程度になるこ
とがあり、場合によってはＳＣ回路におけるφ、７の位
相差がクロック回路における位相差とは逆転してし１う
こともある。このように、従来のＳＣ積分器においては
、（φｌ 、φ１ ）、（φ２．＋１’２）の位相差関
係が同方向になるか逆方向になるかが定まらず、逆方向
になった場合には位相差が１０ｎ３ずれただけでも大幅
にオフセット電圧が生じる欠点があった。
ＯＳインノＺ−夕１段分によって生じているにすぎず、
一般に１ｏｎ３以下である。しかし、クロック回路から
ＳＣ回路までの配線のＣＲ分による遅延によって、ＳＣ
回路におけるφ、ｊの位相差力Ｚ１０ｎｓ程度になるこ
とがあり、場合によってはＳＣ回路におけるφ、７の位
相差がクロック回路における位相差とは逆転してし１う
こともある。このように、従来のＳＣ積分器においては
、（φｌ 、φ１ ）、（φ２．＋１’２）の位相差関
係が同方向になるか逆方向になるかが定まらず、逆方向
になった場合には位相差が１０ｎ３ずれただけでも大幅
にオフセット電圧が生じる欠点があった。
本発明は上記の事情に鑑みてなされたもので、スイッチ
ド・キヤ・ぐシタ回路に印加される２相のクロック対の
位相差ｕｑ係を規定することによってスイッチド・キャ
ノ？シタ回路の各トランジスタの動作順序を規定するこ
とができ、オフセ、ノ ｋ 僧 日： −ぼ 爪 そτ
々八 プ メ ・ソ 司−ｋ令 、 ］シ セ 、Ｐ
Ｓノ 、々 薄 ４駄器を提供するものである。
ド・キヤ・ぐシタ回路に印加される２相のクロック対の
位相差ｕｑ係を規定することによってスイッチド・キャ
ノ？シタ回路の各トランジスタの動作順序を規定するこ
とができ、オフセ、ノ ｋ 僧 日： −ぼ 爪 そτ
々八 プ メ ・ソ 司−ｋ令 、 ］シ セ 、Ｐ
Ｓノ 、々 薄 ４駄器を提供するものである。
即ち、本発明は、入力ノードと演算増幅器の反転入力端
との間にスイッチド・キャノやシタ回路が接続され、上
記演算層１賭器の出力端と反転入力端との間に積分用容
量が接続され、上記スイッチド・キャパシタ回路は第１
相のクロック対により駆動される２個のＣＭＯＳスイッ
チと第２相のクロック対によりＵ（動される２個のｃ切
ｓスイッチと１個の容−硅とからなるスイソチド・キャ
パシタ積分器において、上記各ＣＭＯＳスイッチにクロ
ック出力対を供給するクロック回路は、前記各ＣＭＯＳ
スイッチにおいてＰチャンネルトランジスタがオン、Ｎ
チャンネルトランジスタがオン、Ｐチャンネルトランジ
スタがオフ、Ｎチャンネルトランジスタがオフの動作順
序またはＮチャンネルトランジスタがオン、Ｐチャンネ
ルトランジスタがオン、Ｎチャンネルトランジスタがオ
フ、Ｐチャンネルトランジスタがオフの動作順序となる
ように、クロック回路入スイッチド・キャパシタ回路と
の間の配線による遅延を見込んでクロック出力対間の位
相差関係を設定してなることを特徴とするものである。
との間にスイッチド・キャノやシタ回路が接続され、上
記演算層１賭器の出力端と反転入力端との間に積分用容
量が接続され、上記スイッチド・キャパシタ回路は第１
相のクロック対により駆動される２個のＣＭＯＳスイッ
チと第２相のクロック対によりＵ（動される２個のｃ切
ｓスイッチと１個の容−硅とからなるスイソチド・キャ
パシタ積分器において、上記各ＣＭＯＳスイッチにクロ
ック出力対を供給するクロック回路は、前記各ＣＭＯＳ
スイッチにおいてＰチャンネルトランジスタがオン、Ｎ
チャンネルトランジスタがオン、Ｐチャンネルトランジ
スタがオフ、Ｎチャンネルトランジスタがオフの動作順
序またはＮチャンネルトランジスタがオン、Ｐチャンネ
ルトランジスタがオン、Ｎチャンネルトランジスタがオ
フ、Ｐチャンネルトランジスタがオフの動作順序となる
ように、クロック回路入スイッチド・キャパシタ回路と
の間の配線による遅延を見込んでクロック出力対間の位
相差関係を設定してなることを特徴とするものである。
そして、前記クロック回路は、クロック出力対内の位相
差を容量あるいは容量と抵抗との組み合わせあるいは容
量と抵抗とＭＯＳインバータとの組み合わせまたは複数
段のＭＯＳイン・９−夕からなる遅延手段によシ設定し
ている。
差を容量あるいは容量と抵抗との組み合わせあるいは容
量と抵抗とＭＯＳインバータとの組み合わせまたは複数
段のＭＯＳイン・９−夕からなる遅延手段によシ設定し
ている。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。第８図に示すクロック回路は、第１図を参照して前
述したようなＳＣ積分器で必要な２相のクロック対（φ
ｌ 、 澤＋ ）、（φ２゜ア、）それぞれの位相差関
係が前述したように同方向となるように、各クロック出
力対（以下、代表的にφ、アと表わす。）内の位相差が
前述した配線のＣＲ分による遅延があっても逆転するこ
とのないようにφ、７間の位相差を十分に設定し得るよ
うに構成されている。即ち、たとえばφ出力よシもア出
力の位相差を遅らす場合、φ入力をそのままφ出方とじ
て取り出すと共に、上記φ入力を１段のＣＭＯＳインバ
ータ■により反転させたのちその出方端と接地ψＩＭと
の間に接続された容量Ｃ１により十分々遅延を与えて７
出カを取り出している。したがって、クロック回路出力
としてφｌ よりも７１をたとえば２０ｎｓ遅らせ、同
・皺にφ２よりも￥２を２０ ｎｓ遅らせておくことに
よって、８０回路の印加クロックとして（φ！−’Ｉ’
ｓ’）の位相差と（φ２．７□ ）の位相差との関係が
配線による遅延に拘らず同方向のままに保たれる。これ
によって、第１図のＳＣ回路Ｉにおける各トランジスタ
の動作順序（は、＠４図を参照して前述したように、Ｎ
チャンネルトランジスタがオン、Ｐチャンネルトランジ
スタがオン、Ｎチャンネルトランジスタかオフ、Ｐチャ
ンネルトランジスタがオフとなる。なお、φｌ よりも
７１を進ませ、φ２よりも７２を進ませておけば、各ト
ランジスタの動作順序は、Ｐチャンネルトランジスタが
オン、Ｎチャンネルトラン・クスタがオン、Ｐチャンネ
ルトランジスタがオフ、Ｎチャンネルトランジスタがオ
フになる。したがって、第６図から明らかなようにオフ
セットが極めて／ＪＸさくなる。
る。第８図に示すクロック回路は、第１図を参照して前
述したようなＳＣ積分器で必要な２相のクロック対（φ
ｌ 、 澤＋ ）、（φ２゜ア、）それぞれの位相差関
係が前述したように同方向となるように、各クロック出
力対（以下、代表的にφ、アと表わす。）内の位相差が
前述した配線のＣＲ分による遅延があっても逆転するこ
とのないようにφ、７間の位相差を十分に設定し得るよ
うに構成されている。即ち、たとえばφ出力よシもア出
力の位相差を遅らす場合、φ入力をそのままφ出方とじ
て取り出すと共に、上記φ入力を１段のＣＭＯＳインバ
ータ■により反転させたのちその出方端と接地ψＩＭと
の間に接続された容量Ｃ１により十分々遅延を与えて７
出カを取り出している。したがって、クロック回路出力
としてφｌ よりも７１をたとえば２０ｎｓ遅らせ、同
・皺にφ２よりも￥２を２０ ｎｓ遅らせておくことに
よって、８０回路の印加クロックとして（φ！−’Ｉ’
ｓ’）の位相差と（φ２．７□ ）の位相差との関係が
配線による遅延に拘らず同方向のままに保たれる。これ
によって、第１図のＳＣ回路Ｉにおける各トランジスタ
の動作順序（は、＠４図を参照して前述したように、Ｎ
チャンネルトランジスタがオン、Ｐチャンネルトランジ
スタがオン、Ｎチャンネルトランジスタかオフ、Ｐチャ
ンネルトランジスタがオフとなる。なお、φｌ よりも
７１を進ませ、φ２よりも７２を進ませておけば、各ト
ランジスタの動作順序は、Ｐチャンネルトランジスタが
オン、Ｎチャンネルトラン・クスタがオン、Ｐチャンネ
ルトランジスタがオフ、Ｎチャンネルトランジスタがオ
フになる。したがって、第６図から明らかなようにオフ
セットが極めて／ＪＸさくなる。
なお、上記容量Ｃ１νこよる遅延せは、この答ｉｃ、ト
ＣＭＯＳインパ〜りＩｌのオン側トランジスタのオン抵
抗との時定数にょシ定−まる。
ＣＭＯＳインパ〜りＩｌのオン側トランジスタのオン抵
抗との時定数にょシ定−まる。
上述したようにクロック出方対φ、ｄｒｊＪｆｔ’ｍ要
の位相差を持たせるための遅延手段は、上記容量Ｃ（Ｋ
限らず種々変形し得る。即ち、第９図は、第８図のＣＭ
ＯＳＭＯＳインバータ■よび芥−縫Ｃ１をもう１段カス
ケード接続してφ出力を取り出し、φ入力を１段のＣＭ
ＯＳイン・ぐ−タＩ２によシ反転して７出力を取シ出す
ようにしたものである。第１０図は、第８図のＣＭＯＳ
ＭＯＳインバータ■容量Ｃ１との間に抵抗Ｒ１を挿入し
たものであり、容重Ｃ１をむやみに犬きくしなくても時
定数を大きく子ることかできる。第１１図は、第１０図
の抵抗Ｒ１および容ｆｔ Ｃｔをもう１組カスケード接
続したものである。また、第１２図は、ｃＭｏｓＭＯＳ
インバータ大刀側に抵抗Ｒ，および容−Ｅｔ Ｃ２を接
続したものである。第１３図は、第１２図の抵抗Ｒ２お
よび容量ｃ２をもう１紐カスケード倭続したものである
。第１４図は、第１０図〕ＣＭＯ８イアバー ：ｊ’
Ｉ １ 、ＩＥ抗Ｒ１および容゛なＣ，をもうＩ Ｍｌ
カスケード接続してφ出方を取）出し、φ入力を１段の
ＣＭＯＳＭＯＳインバータ■）反転してｊ出方を取シ出
すようにしたものである。
の位相差を持たせるための遅延手段は、上記容量Ｃ（Ｋ
限らず種々変形し得る。即ち、第９図は、第８図のＣＭ
ＯＳＭＯＳインバータ■よび芥−縫Ｃ１をもう１段カス
ケード接続してφ出力を取り出し、φ入力を１段のＣＭ
ＯＳイン・ぐ−タＩ２によシ反転して７出力を取シ出す
ようにしたものである。第１０図は、第８図のＣＭＯＳ
ＭＯＳインバータ■容量Ｃ１との間に抵抗Ｒ１を挿入し
たものであり、容重Ｃ１をむやみに犬きくしなくても時
定数を大きく子ることかできる。第１１図は、第１０図
の抵抗Ｒ１および容ｆｔ Ｃｔをもう１組カスケード接
続したものである。また、第１２図は、ｃＭｏｓＭＯＳ
インバータ大刀側に抵抗Ｒ，および容−Ｅｔ Ｃ２を接
続したものである。第１３図は、第１２図の抵抗Ｒ２お
よび容量ｃ２をもう１紐カスケード倭続したものである
。第１４図は、第１０図〕ＣＭＯ８イアバー ：ｊ’
Ｉ １ 、ＩＥ抗Ｒ１および容゛なＣ，をもうＩ Ｍｌ
カスケード接続してφ出方を取）出し、φ入力を１段の
ＣＭＯＳＭＯＳインバータ■）反転してｊ出方を取シ出
すようにしたものである。
このように、ＣＭＯＳインバータの久カ側、出方側のど
ちらにでもφ出方とｊ出方とＶ：、所要の位相差が生じ
るよ５にＣ″！たはＣＲを何段でも用いてよい。この場
合、容けｃ （ｒ−１ｈ・損５ｒ−）容量、）を用いて
もよい。
ちらにでもφ出方とｊ出方とＶ：、所要の位相差が生じ
るよ５にＣ″！たはＣＲを何段でも用いてよい。この場
合、容けｃ （ｒ−１ｈ・損５ｒ−）容量、）を用いて
もよい。
さらに、波形整形とか、駆勅能カ向上の目的で、第１５
図乃至第２１図に示すようにφ出方信号路、１出力信号
路にそれぞれ所望段のベソファ回路Ｂｉ挿入するように
してもよい。なお、上記第１５１′２１乃至第２１図は
、前記第８図乃至第１４図の回路にバッファ回路Ｂを付
加したものである。
図乃至第２１図に示すようにφ出方信号路、１出力信号
路にそれぞれ所望段のベソファ回路Ｂｉ挿入するように
してもよい。なお、上記第１５１′２１乃至第２１図は
、前記第８図乃至第１４図の回路にバッファ回路Ｂを付
加したものである。
ここで、−例として第１７図の回路におけるクロック出
力対φ、Ｔの位相差を算出する。各号Ｃ，＝ １ ｐＦ
、抵抗Ｒ１＝２０にΩ、ＣＭＯＳインノ々−タ１１のオ
ン抵抗が１０にΩ、バッファ用インバータＩの入力量値
電圧はその電６＋に市圧”ＤＤのＡであるものとする。
力対φ、Ｔの位相差を算出する。各号Ｃ，＝ １ ｐＦ
、抵抗Ｒ１＝２０にΩ、ＣＭＯＳインノ々−タ１１のオ
ン抵抗が１０にΩ、バッファ用インバータＩの入力量値
電圧はその電６＋に市圧”ＤＤのＡであるものとする。
φ入力ノードからバッファ用インバーターの入力ノード
までの系は一次形であると考えられ、ＶＤＤ入力（クロ
ック入力φのハイレベル電圧）に対する出力重圧Ｖの応
答は ｔ：時間 Ｒ−抵抗Ｒ１とＣＭＯＳインバーター１のオン抵抗との
和（＝３０にΩ） 出力定圧Ｖがｌ■、、Ｄ［なったときに・々７フア用イ
ン・ぐ−タＩが反転すると考えられるので、音ｖＤＤ−
ＶＤＤ（１−ｅＣＲ） ＝、−８４ ■ １＝ｅ−ん ■ 一面＝ ｔｎΣ となる。
までの系は一次形であると考えられ、ＶＤＤ入力（クロ
ック入力φのハイレベル電圧）に対する出力重圧Ｖの応
答は ｔ：時間 Ｒ−抵抗Ｒ１とＣＭＯＳインバーター１のオン抵抗との
和（＝３０にΩ） 出力定圧Ｖがｌ■、、Ｄ［なったときに・々７フア用イ
ン・ぐ−タＩが反転すると考えられるので、音ｖＤＤ−
ＶＤＤ（１−ｅＣＲ） ＝、−８４ ■ １＝ｅ−ん ■ 一面＝ ｔｎΣ となる。
また、前記遅延手段としては、＃Ｊ２２図あるいは第２
３図に示すクロック回路のように３段以上の奇・故殺の
ＣＭＯＣインバーター１を用いてφ入力から７出力を生
成し、φ入力をそのままφ出力として取シ出すようにし
てもよい。この場合、ＣＭＯＳイン・々−タ１役による
遅延量がＩｏｎｓであるとすれば、クロック出力対（φ
、１）間の位相差は３０ ｎｓあるいは５０ｎ８となる
。さらに、第２５図あるいは第２６図に示すクロック回
路のように、φ出力系、７出力系にそれぞれ波形整形や
駆動能方向上のためにそれぞれ１段あるいは複数段（第
２５図の場合は２段）のバッファ用インバーターからな
るバッファ回路Ｂを挿入してもよい。この場合、φ出力
系と１出力系との各インバータ段数の差は奇数であるこ
′とが、クロック出力対φ、７を得るために必要である
ことは勿論である。
３図に示すクロック回路のように３段以上の奇・故殺の
ＣＭＯＣインバーター１を用いてφ入力から７出力を生
成し、φ入力をそのままφ出力として取シ出すようにし
てもよい。この場合、ＣＭＯＳイン・々−タ１役による
遅延量がＩｏｎｓであるとすれば、クロック出力対（φ
、１）間の位相差は３０ ｎｓあるいは５０ｎ８となる
。さらに、第２５図あるいは第２６図に示すクロック回
路のように、φ出力系、７出力系にそれぞれ波形整形や
駆動能方向上のためにそれぞれ１段あるいは複数段（第
２５図の場合は２段）のバッファ用インバーターからな
るバッファ回路Ｂを挿入してもよい。この場合、φ出力
系と１出力系との各インバータ段数の差は奇数であるこ
′とが、クロック出力対φ、７を得るために必要である
ことは勿論である。
上述したように本発明のＳＣ積分器によれば、クロック
回路からＳＣ回路の各トランジスタのｒ−）までの配縁
のＣＲ分による遅延があっても、その遅延量以上にクロ
ック回１洛のクロック出力対φ、７に位相差を持たせる
ようにしたので、ＳＣ回路の各トランゾスタを所定の１
１直序で動作させることができ、オフセット重圧を減少
させることができる。
回路からＳＣ回路の各トランジスタのｒ−）までの配縁
のＣＲ分による遅延があっても、その遅延量以上にクロ
ック回１洛のクロック出力対φ、７に位相差を持たせる
ようにしたので、ＳＣ回路の各トランゾスタを所定の１
１直序で動作させることができ、オフセット重圧を減少
させることができる。
第１図はスイッチド・キヤ・やシタ積分器の一例を示す
回路図、第２図ｆａｊ 、 （ｂ）は第１図の積分器用
のクロック回路の従来例をそれぞれ示す回路図、第３図
は第１図の積分器の詳細な■ｆｂ作説明のために示す回
路図、第４図および第５図は第３図の相異なる動作例を
示すタイぐング図、第６図は第１図の積分器のオフセッ
ト−圧に関するシミュレーション結果を示す特性図、第
７図は第６図のシミュレーション結果を得たときノシミ
ュレーション回路を示す回路図、第８図乃至第２５図は
それぞれ本発明のスイッチド・キャパシタ積分器に用い
られるクロック回路の相異なる実ＩＪ１ｈ例を示す回路
図である。 １・・・スイッチド・キャパシタ回路、２・・・演算増
幅器、３・・・クロック回路、Ｎ ｌｒ ！ｉ２ ＋
Ｐ 、。 Ｐ２・・・ＭＯＳ ）ランジスタ、■＋１１＋Ｉｚ・・
・インバータ、ｃ、、ｃ２・・・等量、Ｒ１１Ｒ２・・
・抵抗、Ｂ・・・・々ソファ回路。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第５図 〆２工−口一一−１− 第８図 ■１ 第９図 第１０図 第１１図 第１２図 第１３図 第１４図 第１５図
回路図、第２図ｆａｊ 、 （ｂ）は第１図の積分器用
のクロック回路の従来例をそれぞれ示す回路図、第３図
は第１図の積分器の詳細な■ｆｂ作説明のために示す回
路図、第４図および第５図は第３図の相異なる動作例を
示すタイぐング図、第６図は第１図の積分器のオフセッ
ト−圧に関するシミュレーション結果を示す特性図、第
７図は第６図のシミュレーション結果を得たときノシミ
ュレーション回路を示す回路図、第８図乃至第２５図は
それぞれ本発明のスイッチド・キャパシタ積分器に用い
られるクロック回路の相異なる実ＩＪ１ｈ例を示す回路
図である。 １・・・スイッチド・キャパシタ回路、２・・・演算増
幅器、３・・・クロック回路、Ｎ ｌｒ ！ｉ２ ＋
Ｐ 、。 Ｐ２・・・ＭＯＳ ）ランジスタ、■＋１１＋Ｉｚ・・
・インバータ、ｃ、、ｃ２・・・等量、Ｒ１１Ｒ２・・
・抵抗、Ｂ・・・・々ソファ回路。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第５図 〆２工−口一一−１− 第８図 ■１ 第９図 第１０図 第１１図 第１２図 第１３図 第１４図 第１５図
Claims (1)
- （１）入力ノードと演算増幅器の反転入力端との間にス
イッチド・ギャノやシタ回路が接続され、上記演算増幅
器の出力端と反転入力端との間に積分用容量が接続され
、上記スイッチド・キャパシタ回路は第１相のクロック
対により駆動される２個のＣＭＯＳスイッチと第２相の
クロック対により駆動される２個のＣＭＯＳスイッチと
１個の容量とからなるスイッチド・キャパシタ積分器に
おいて、上記各ＣＭＯＳスイッチにクロック出力対を供
給するクロック回路は、前記各ＣＭＯＳスイッチにおい
てＰチャンネルトランジスタがオン、Ｎチャンネルトラ
ンジスタがオン、Ｐチャンネルトランジスタがオフ、Ｎ
チャンネルトランジスタカ；オフの動作順序またはＮチ
ャンネルトランジスタがオン、Ｐチャンネルトランジス
タがオン、Ｎチャンネルトランジスタがオフ、Ｐチャン
ネルトランジスタがオフの動作順序となるように、クロ
ック回路とスイッチド・キャパシタ回路との間の配線に
よる遅延を見込んでクロック出力対間の位相差関係を設
定してなること・を特徴とするスイッチド・キヤ・ぐシ
タ積分器。 １２）前記クロック回路は、クロック出力対内の位相差
を容量あるいは容量と抵抗との組み合わせあるいは容量
と抵抗とＭＯＳインバータとの組み合わせまたは複数段
のＭＯＳインバータからなる遅延手段により設定してな
ることを特徴とする前■１コ特許請求の範囲第１項記載
のスイッチド・キャパシタ積分器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24986283A JPS60140478A (ja) | 1983-12-27 | 1983-12-27 | スイツチド・キヤパシタ積分器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24986283A JPS60140478A (ja) | 1983-12-27 | 1983-12-27 | スイツチド・キヤパシタ積分器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60140478A true JPS60140478A (ja) | 1985-07-25 |
| JPH0450634B2 JPH0450634B2 (ja) | 1992-08-14 |
Family
ID=17199290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24986283A Granted JPS60140478A (ja) | 1983-12-27 | 1983-12-27 | スイツチド・キヤパシタ積分器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60140478A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH057131A (ja) * | 1990-01-26 | 1993-01-14 | American Teleph & Telegr Co <Att> | 切替えキヤパシタ回路のキヤパシタ切替方法 |
-
1983
- 1983-12-27 JP JP24986283A patent/JPS60140478A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH057131A (ja) * | 1990-01-26 | 1993-01-14 | American Teleph & Telegr Co <Att> | 切替えキヤパシタ回路のキヤパシタ切替方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0450634B2 (ja) | 1992-08-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7400183B1 (en) | Voltage controlled oscillator delay cell and method | |
| KR100361944B1 (ko) | 주파수 체배 회로 | |
| US7423469B2 (en) | Triangulating phase interpolator | |
| JP2001119296A (ja) | Ｐｌｌ回路 | |
| JPH07114349B2 (ja) | デューティ制御回路装置 | |
| CN105743493B (zh) | 具有频率控制环路的振荡器 | |
| KR20090046207A (ko) | 고전압용 씨모스 전하 펌프 | |
| US6121813A (en) | Delay circuit having a noise reducing function | |
| US6351191B1 (en) | Differential delay cell with common delay control and power supply | |
| JPS644364B2 (ja) | ||
| Mohan et al. | CMOS compatible first-order current mode universal filter structure and its possible tunable variant | |
| TWI384761B (zh) | Low jitter, wide operating frequency band and frequency synthesis system suitable for low voltage operation | |
| JPS60140478A (ja) | スイツチド・キヤパシタ積分器 | |
| JP2002176340A (ja) | 遅延回路及び電圧制御発振回路 | |
| KR940000702B1 (ko) | 조절가능한 cmos 히스테리시스 제한기와, 출력신호 발생방법, 및 신호 처리방법 | |
| JP3196020B2 (ja) | 半導体メモリ装置の可変遅延回路 | |
| US7102434B2 (en) | Variable gain low-pass filter | |
| JP2001358565A (ja) | 周波数可変発振回路およびそれを用いた位相同期回路 | |
| JP2004007529A (ja) | スイッチトキャパシタフィルタ回路およびその製造方法 | |
| CN110113024B (zh) | 一种多相滤波电路 | |
| JPH11249708A (ja) | プログラマブルゼロを備えるフィードフォワード回路構造およびプログラマブルゼロを備えるフィードフォワード回路構造を持つセル | |
| JP2723664B2 (ja) | スイッチドキャパシタフィルタ | |
| Su et al. | Performance analysis and comparison of high-frequency CMOS OTA-C filters | |
| JPS59149417A (ja) | クロツクジエネレ−タ | |
| JP2009049735A (ja) | Ｐｌｌ発振回路 |