JPS60137121A - チヤタリング防止回路 - Google Patents
チヤタリング防止回路Info
- Publication number
- JPS60137121A JPS60137121A JP58249185A JP24918583A JPS60137121A JP S60137121 A JPS60137121 A JP S60137121A JP 58249185 A JP58249185 A JP 58249185A JP 24918583 A JP24918583 A JP 24918583A JP S60137121 A JPS60137121 A JP S60137121A
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- circuit
- switch
- chattering
- waveform
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/125—Discriminating pulses
- H03K5/1252—Suppression or limitation of noise or interference
- H03K5/1254—Suppression or limitation of noise or interference specially adapted for pulses generated by closure of switches, i.e. anti-bouncing devices
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、スイッチの０Ｎ１０ＦＦの際のチャタリング
に−よ多発生する不要パルスによシ、後続の論理回路が
誤動作するのを防ぐために、不要パルスを後続の論理回
路に伝えず、スイッチング情報のみを伝える事を目的と
したチャタリング防止回路に関するものである。
に−よ多発生する不要パルスによシ、後続の論理回路が
誤動作するのを防ぐために、不要パルスを後続の論理回
路に伝えず、スイッチング情報のみを伝える事を目的と
したチャタリング防止回路に関するものである。
論理回路では２値化号を使用しているため、スイッチの
０Ｎ１０ＦＦの時のチャタリングによシ論理回路に入力
する電圧がしきい値レベルの附近で変動すると、正常の
思号の他に幅の狭いパルスが生じる場合がある。このよ
うな不要パルスは後続の論理回路を誤動作させる原因と
なるので、後続の論理回路に入力する前に消してし１う
工夫が必要に々る。
０Ｎ１０ＦＦの時のチャタリングによシ論理回路に入力
する電圧がしきい値レベルの附近で変動すると、正常の
思号の他に幅の狭いパルスが生じる場合がある。このよ
うな不要パルスは後続の論理回路を誤動作させる原因と
なるので、後続の論理回路に入力する前に消してし１う
工夫が必要に々る。
従来は、第１図の例に示すように、スイッチと論理回路
の間に大容量のキャパシタンスを設ける方法が考えられ
ていた。即ち、スイッチの０Ｎ１０ＦＦによシミ圧が高
レベルから低レベルへ、又はその逆のように変化した場
合、キャパシタンスが電荷を蓄積放出するのに時間がか
かるため、チャタリングによる電圧変動はしきい値レベ
ル以下、又は以上で生じる小に々す、不要パルスの発生
が抑制されるので、論理回路にはスイッチの′０Ｎ１０
ＦＦによる電圧の変化のみが入力される事になる。
の間に大容量のキャパシタンスを設ける方法が考えられ
ていた。即ち、スイッチの０Ｎ１０ＦＦによシミ圧が高
レベルから低レベルへ、又はその逆のように変化した場
合、キャパシタンスが電荷を蓄積放出するのに時間がか
かるため、チャタリングによる電圧変動はしきい値レベ
ル以下、又は以上で生じる小に々す、不要パルスの発生
が抑制されるので、論理回路にはスイッチの′０Ｎ１０
ＦＦによる電圧の変化のみが入力される事になる。
しかるに、この方法では、チャタリングによる電圧変動
をしきい値レベル以上或は以下の領域で生じさせる０即
ち・電圧変動がしきい値レベルを越えないようにするた
めには、キャパシタンスの容量を太きくしなけれはなら
ないか、その場合には、しきい値レベル附近での電圧の
変化は著く緩なものとなる。従って、しきい値レベル附
近で。
をしきい値レベル以上或は以下の領域で生じさせる０即
ち・電圧変動がしきい値レベルを越えないようにするた
めには、キャパシタンスの容量を太きくしなけれはなら
ないか、その場合には、しきい値レベル附近での電圧の
変化は著く緩なものとなる。従って、しきい値レベル附
近で。
の電圧変化に雑音が重畳すると、雑音のレベルがしきい
値レベルを越える時には不要パルスが発生する、と云う
欠点を拐つ。
値レベルを越える時には不要パルスが発生する、と云う
欠点を拐つ。
本発明はチャタリング開始から所定の時間たけパルスを
発生するパルス発生回路の出力信号により、論理回路の
誤動作の原因となるチャタリングによる不要パルスをマ
スクする、チャタリング防止Ｎ路を提供するものである
。
発生するパルス発生回路の出力信号により、論理回路の
誤動作の原因となるチャタリングによる不要パルスをマ
スクする、チャタリング防止Ｎ路を提供するものである
。
以下、図面を用いて本発明の詳細な説明する。
第２図は本発明の実施例であシ、１はスイッチ、２はパ
ルスの立上シを検出して所定の時定数によって決まる時
間の幅Ｉｌｌ ｏを持つパルスを発生する回路（以−ト
、パルス発生回路と称する）、３はＴ１の遅延時間を持
つ遅延回路、４はＡＮＩ）回路、５は出力端子である。
ルスの立上シを検出して所定の時定数によって決まる時
間の幅Ｉｌｌ ｏを持つパルスを発生する回路（以−ト
、パルス発生回路と称する）、３はＴ１の遅延時間を持
つ遅延回路、４はＡＮＩ）回路、５は出力端子である。
ここで、スイ゛ツチ１の固定接点側の端子は抵抗を介し
てＨｉｇｈレベルに接続ちれておシ、またＴｏ ＞ Ｔ
＋ 、’ｌ’ｏ ＞ Ｔ２ （Ｔ２ ：チャタリングの
発生時間）に設定されている。−また、パルス発生回路
２の動作はパルスの立上りを検出してＴｏの幅のパルス
を出力するか、パルスの出力が終了する前に、再びパル
スの立上シを検出した場合には、その時点から起算して
ＴＯたけ出力パルスの幅が延長され、出力パルスの筒数
は変わらないようにガっている。
てＨｉｇｈレベルに接続ちれておシ、またＴｏ ＞ Ｔ
＋ 、’ｌ’ｏ ＞ Ｔ２ （Ｔ２ ：チャタリングの
発生時間）に設定されている。−また、パルス発生回路
２の動作はパルスの立上りを検出してＴｏの幅のパルス
を出力するか、パルスの出力が終了する前に、再びパル
スの立上シを検出した場合には、その時点から起算して
ＴＯたけ出力パルスの幅が延長され、出力パルスの筒数
は変わらないようにガっている。
さらに、第３図は第２図の回路を動作させた時の各部の
波形を示したものでｈ’）、１１〜１４はスイッチｑＯ
ＦＦからＯＮに変えた時の各部の波形、１１′〜１４′
はスイッチ全ＯＮからＯＦ Ｆに変えた時の各部の波形
である。ここで、１１．１１’はスイッチ１の固定接点
側端子電圧の波形、１２゜１２′はパルス発生回路２の
出力波形、１３．１３’は遅延回路３の出力波形、１４
．１４’はＡＮＤ回路４の出力波形である。
波形を示したものでｈ’）、１１〜１４はスイッチｑＯ
ＦＦからＯＮに変えた時の各部の波形、１１′〜１４′
はスイッチ全ＯＮからＯＦ Ｆに変えた時の各部の波形
である。ここで、１１．１１’はスイッチ１の固定接点
側端子電圧の波形、１２゜１２′はパルス発生回路２の
出力波形、１３．１３’は遅延回路３の出力波形、１４
．１４’はＡＮＤ回路４の出力波形である。
スイッチ１１ｒ、ＯＦＦからＯＮに変えると、スイッチ
１の端子電圧は第３図波形１１に示すように、高レベル
からＬＯ′ｖｖレベルに移る際にスイッチのチャタリン
グによる不要パルスを含んだ波形となる。この波形がパ
ルス発生回路２に入力すると、パルス発生回路２ではチ
ャタリングによる不要パルスの立上シ部を検出して、′
１゛ｏ＋Ｔ２の幅のパルスを出力する。（第３図の１２
）また前記第３図の１１に示されるスイッチ１の端子電
圧の波形が遅延回路３に入力すると、その出力波形は第
３図１３に示すようにｌｌ１１だけ遅延した波形となる
。
１の端子電圧は第３図波形１１に示すように、高レベル
からＬＯ′ｖｖレベルに移る際にスイッチのチャタリン
グによる不要パルスを含んだ波形となる。この波形がパ
ルス発生回路２に入力すると、パルス発生回路２ではチ
ャタリングによる不要パルスの立上シ部を検出して、′
１゛ｏ＋Ｔ２の幅のパルスを出力する。（第３図の１２
）また前記第３図の１１に示されるスイッチ１の端子電
圧の波形が遅延回路３に入力すると、その出力波形は第
３図１３に示すようにｌｌ１１だけ遅延した波形となる
。
パルス発生回路２の出力、及び遅延回路３の出力がＡＮ
Ｄ回路４に入力すると、チャタリングによる不要パルス
の部分は、パルス発生回路２の出力パルスが低レベルに
ある期間に含まれるためマスクされ・ＡＮＤ回路４の出
力、即ち出力端子５の波形は第３ジ１の１４に示すよう
に、不要パルスのない波形となる。
Ｄ回路４に入力すると、チャタリングによる不要パルス
の部分は、パルス発生回路２の出力パルスが低レベルに
ある期間に含まれるためマスクされ・ＡＮＤ回路４の出
力、即ち出力端子５の波形は第３ジ１の１４に示すよう
に、不要パルスのない波形となる。
逆に、スイッチ１をＯＮからＯＦＦ’に変えた場合には
、スイッチ１の端子電圧は第３図の１１′に示すように
、低レベルから高レベルに移る際にチャタリングによる
年少パルスを含んだ波形となる。
、スイッチ１の端子電圧は第３図の１１′に示すように
、低レベルから高レベルに移る際にチャタリングによる
年少パルスを含んだ波形となる。
この波形がパルス発生回路２に入力すると、パルス発生
回路２でけチャタリングによる不要パルスの立上シ部を
検出して、Ｔｏ＋ Ｔ２の幅のパルスを出力する。（第
３図の１２′）また前記第３図の１１’に示でれるスイ
ッチ１の端子電圧の波形が遅延回路３に入力すると、そ
の出力鼓形は第３図の１３′に示すように、Ｔｌ たけ
遅延した波形となる。
回路２でけチャタリングによる不要パルスの立上シ部を
検出して、Ｔｏ＋ Ｔ２の幅のパルスを出力する。（第
３図の１２′）また前記第３図の１１’に示でれるスイ
ッチ１の端子電圧の波形が遅延回路３に入力すると、そ
の出力鼓形は第３図の１３′に示すように、Ｔｌ たけ
遅延した波形となる。
パルス発生回路２の出力、及び遅延回路３の出力がＡＮ
Ｄ回路４に入力すると、チャタリングによる不要パルス
の部分は、パルス発生回路２の出力パルスが低レベルに
ある期間に含まれるため、マスクされＡＮＤ１１！２１
路４の出力、即ち出力端子５の波形は第３図の１４′に
示すように、不要パルスのない波形となる。
Ｄ回路４に入力すると、チャタリングによる不要パルス
の部分は、パルス発生回路２の出力パルスが低レベルに
ある期間に含まれるため、マスクされＡＮＤ１１！２１
路４の出力、即ち出力端子５の波形は第３図の１４′に
示すように、不要パルスのない波形となる。
以上述べたように、本発明によれば、スイッチのチャタ
リングによシ発生する不要パルスを確実に消す事ができ
るため、後続の論理回路の誤動作を防ぐ事ができる、と
云う利点を持つ。
リングによシ発生する不要パルスを確実に消す事ができ
るため、後続の論理回路の誤動作を防ぐ事ができる、と
云う利点を持つ。
第１図は従来のチャタリング防止回路の一例で、キャパ
シタンスを用いる方法の回路、第２図は本発明によるチ
ャタリング防止回路の実施例を示すブロック図、第３図
は第２図の回路を動作させた時の各部の波形のタイミン
グチャート１１〜１４はスイッチ１をＯＦＦからＯＮに
した時、１１′〜１４′はスイッチ１ｉＯＮからＯＦＦ
にした時の各チャートである。 １・・・・スイッチ、２・ ・パルス発生回路、３・・
・遅延回路、４・・・・・・ＡＮＤ回路、５・・・出力
端子。 代理人 弁理士 内 原 晋′ ″゛′′ ノ′図 第′３ 図
シタンスを用いる方法の回路、第２図は本発明によるチ
ャタリング防止回路の実施例を示すブロック図、第３図
は第２図の回路を動作させた時の各部の波形のタイミン
グチャート１１〜１４はスイッチ１をＯＦＦからＯＮに
した時、１１′〜１４′はスイッチ１ｉＯＮからＯＦＦ
にした時の各チャートである。 １・・・・スイッチ、２・ ・パルス発生回路、３・・
・遅延回路、４・・・・・・ＡＮＤ回路、５・・・出力
端子。 代理人 弁理士 内 原 晋′ ″゛′′ ノ′図 第′３ 図
Claims (1)
- スイッチと、それに接続されパルスの立上シ部を検出し
て所定時間の幅を持つパルスを発生するパルス発生回路
と、前記パルス発生回路が接続されたスイッチの端子に
接続されスイッチング信号を遅延させる遅延回路と前記
パルス発生回路および遅延回路の両出力のＡＮＤをとる
ＡＮＤ回路とによって構成され、前記スイッチのチャタ
リングによって発生する不要パルスを前記パルス発生回
路で発生されたチャタリング発生時間よシも長い幅を持
つパルスによってマスクするように構成されたチャタリ
ング防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58249185A JPS60137121A (ja) | 1983-12-26 | 1983-12-26 | チヤタリング防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58249185A JPS60137121A (ja) | 1983-12-26 | 1983-12-26 | チヤタリング防止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60137121A true JPS60137121A (ja) | 1985-07-20 |
Family
ID=17189162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58249185A Pending JPS60137121A (ja) | 1983-12-26 | 1983-12-26 | チヤタリング防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60137121A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02151116A (ja) * | 1988-12-02 | 1990-06-11 | Nec Corp | 制御信号発生回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5210755B2 (ja) * | 1973-03-20 | 1977-03-25 |
-
1983
- 1983-12-26 JP JP58249185A patent/JPS60137121A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5210755B2 (ja) * | 1973-03-20 | 1977-03-25 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02151116A (ja) * | 1988-12-02 | 1990-06-11 | Nec Corp | 制御信号発生回路 |
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