JPS60137052A - 半導体集積回路用容量 - Google Patents
半導体集積回路用容量Info
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- JPS60137052A JPS60137052A JP25053483A JP25053483A JPS60137052A JP S60137052 A JPS60137052 A JP S60137052A JP 25053483 A JP25053483 A JP 25053483A JP 25053483 A JP25053483 A JP 25053483A JP S60137052 A JPS60137052 A JP S60137052A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 17
- 229910052710 silicon Inorganic materials 0.000 abstract description 17
- 239000010703 silicon Substances 0.000 abstract description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 11
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0805—Capacitors only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は、集積度の向上を図ることができる半導体調
積回路用容量に関するものである。
積回路用容量に関するものである。
従来例の構成とその問題点
半ｚｎ体集積回路において、容量を必岐とする場合がよ
くあるが、ＭＯ３容量、接合容量いずれもが単位面積あ
たりの容量が小さいだめ一必要な大きさの容量を得るの
に大きな基板面積が必要となり、集積度の向上がなかな
か図れなかった。
くあるが、ＭＯ３容量、接合容量いずれもが単位面積あ
たりの容量が小さいだめ一必要な大きさの容量を得るの
に大きな基板面積が必要となり、集積度の向上がなかな
か図れなかった。
従来は、その対策としてＭＯ３容量と接合容量の両者を
利用して単位面積あたりの容量を増加させ集積度の向上
を図る方法が取られている。
利用して単位面積あたりの容量を増加させ集積度の向上
を図る方法が取られている。
第１図は、ＭＯ８容量と接合容量を半導体基板Ｃて対し
て縦方向に形成し両者を並列接続し２て集積度の向」二
を図った従来による構造例を示す断面図である。
て縦方向に形成し両者を並列接続し２て集積度の向」二
を図った従来による構造例を示す断面図である。
この構造は、Ｐ形シリコン基板１上にＸｌ形シリコンエ
ピタギンヤル層２を成長させ、このｆＬｎ形シリコンエ
ピタキシャル層２を貫通しＰ形シリコン基板１まで達す
る深さのＰ形分離層３を形成してｎ形シリコンエピタキ
シャル層２を島領域２○１／Ｃ分Ｅｆｔ、 Ｌ−との島
領域２Ｏの中０てトラン／スタのベース領域を形成する
工程で同時にＰ形拡散領域４を形成し、このＰ形拡散領
域４の中にトラン／スタの工ｄツタ領域を形成する工程
で同局Ｖｃｎ形拡散領域６を形成し−このｎ形拡散領域
５の上を被覆する酸化シリコン膜６上に重畳され、かつ
、ｎ形島領域２○とオーミック接触する第１電極７と、
Ｐ形拡散領域４とｎ形拡散領域５の両者にオーミック接
触する第２電極８を形成する過程を経ることによって−
ｎｎ形散領域５と第１電極７の間に酸化シリコン膜６を
介したＭＯ８構造の容量およびＰ形拡散領域４とｎ形島
領域２ｏの間に接合容量が形成され、両者を並列接続し
た構造が潜られる。
ピタギンヤル層２を成長させ、このｆＬｎ形シリコンエ
ピタキシャル層２を貫通しＰ形シリコン基板１まで達す
る深さのＰ形分離層３を形成してｎ形シリコンエピタキ
シャル層２を島領域２○１／Ｃ分Ｅｆｔ、 Ｌ−との島
領域２Ｏの中０てトラン／スタのベース領域を形成する
工程で同時にＰ形拡散領域４を形成し、このＰ形拡散領
域４の中にトラン／スタの工ｄツタ領域を形成する工程
で同局Ｖｃｎ形拡散領域６を形成し−このｎ形拡散領域
５の上を被覆する酸化シリコン膜６上に重畳され、かつ
、ｎ形島領域２○とオーミック接触する第１電極７と、
Ｐ形拡散領域４とｎ形拡散領域５の両者にオーミック接
触する第２電極８を形成する過程を経ることによって−
ｎｎ形散領域５と第１電極７の間に酸化シリコン膜６を
介したＭＯ８構造の容量およびＰ形拡散領域４とｎ形島
領域２ｏの間に接合容量が形成され、両者を並列接続し
た構造が潜られる。
ところで−この構造では、ｎ形島領域２Ｏ内に二Ｔ」
ぞ１接合部分が２箇所存在しているにもかかわらず接合
容量が、Ｐ形拡散領域４とｎ形島領域２０間の１箇所だ
けしか使用されておらず基板面績が有効的に使用されて
いるとは言えない。
容量が、Ｐ形拡散領域４とｎ形島領域２０間の１箇所だ
けしか使用されておらず基板面績が有効的に使用されて
いるとは言えない。
また、ｎ形シリコンエピタキシャル層でできているｎ形
島領域２０の不純物濃度が低いためＰ形拡散領域４とｎ
形島領域２０間で形成された接合容量では大きな容量が
寿られない不都合が生じる。
島領域２０の不純物濃度が低いためＰ形拡散領域４とｎ
形島領域２０間で形成された接合容量では大きな容量が
寿られない不都合が生じる。
発明の目的
本発明は、単位面積あたり大きな容量を有する半導体集
積回路用容量の提供を目的とするものである。
積回路用容量の提供を目的とするものである。
発明の構成
本発明の半導体集積回路用容量は、−導電形の半導体層
表面を被覆する絶縁膜とが形成され、前記第２領域上の
前記絶縁膜に重畳され、かつ−前記第１領域と接続する
第１電極および第２領域と接続する第２電極が形成され
た構造のものである。
表面を被覆する絶縁膜とが形成され、前記第２領域上の
前記絶縁膜に重畳され、かつ−前記第１領域と接続する
第１電極および第２領域と接続する第２電極が形成され
た構造のものである。
この構造によれば、従来と同じ面積内でＭＯ３容計１個
と接合容量２個がそれぞれ並列接続された単位面積あた
り大きな半導体集積回路用容量がｆ号られる。
と接合容量２個がそれぞれ並列接続された単位面積あた
り大きな半導体集積回路用容量がｆ号られる。
実施例の説明
第２図は、本発明の半導体集積回路用容量の特徴部分で
ある１つの島領域の中に１個のＭＯ８容量と２個の接合
容量をそれぞれ並列接続された構造部分を拡大して示し
た断面図であり、Ｐ形シリコン基板１上には、周囲がＰ
形分離層３で包囲されたｎ形のシリコンエピタキシャル
層２が島領域２０に分離され、このｎ形島領域２０の中
にＰ形拡散領域４が形成され、このＰ形拡散領域４とｎ
形シリコンエピタキシャル層でできたｎ形島領域２０に
１だがり−かつ拡散深さがＰ形拡散領域４より浅いｎ形
拡散領域６が形成され、ｎ形拡散領域６上を被覆する酸
化シリコン膜６に重畳さり、、かつＰ形拡散飴域４と接
続する第１電極９およびｎ形拡散領域５と接続する第２
電極１Ｏが設けらノ′また構造となっている。
ある１つの島領域の中に１個のＭＯ８容量と２個の接合
容量をそれぞれ並列接続された構造部分を拡大して示し
た断面図であり、Ｐ形シリコン基板１上には、周囲がＰ
形分離層３で包囲されたｎ形のシリコンエピタキシャル
層２が島領域２０に分離され、このｎ形島領域２０の中
にＰ形拡散領域４が形成され、このＰ形拡散領域４とｎ
形シリコンエピタキシャル層でできたｎ形島領域２０に
１だがり−かつ拡散深さがＰ形拡散領域４より浅いｎ形
拡散領域６が形成され、ｎ形拡散領域６上を被覆する酸
化シリコン膜６に重畳さり、、かつＰ形拡散飴域４と接
続する第１電極９およびｎ形拡散領域５と接続する第２
電極１Ｏが設けらノ′また構造となっている。
この構造は、第３図に示すような等節回路で示さノア、
る。すなわち−ｎｎ形散領域５とその土に被Ｉｂシた酸
化シリコン膜６およびそれに重畳された第１７シ極９で
形成されたＭＯ８容量（ＣＭＯＳ ）とｎ形拡散領域６
とＰ形拡散領域４で形成された接合容量（Ｃｐｎ ＋
）およびｎ形島領域２０とＰ形拡散領域４で形成された
接合容量（Ｃｐｎ２）とがそれぞれ並列に接続され一全
体としてＯＭＯＳ ＋Ｃｐｎ １＋ｃ ｐｎ ２の容量
をもつ構造となっている。なおｐｎ接合は逆バイアヌが
印加されるようにａ端子側すなわち第２電極側１ｏに高
電位を与えている。
る。すなわち−ｎｎ形散領域５とその土に被Ｉｂシた酸
化シリコン膜６およびそれに重畳された第１７シ極９で
形成されたＭＯ８容量（ＣＭＯＳ ）とｎ形拡散領域６
とＰ形拡散領域４で形成された接合容量（Ｃｐｎ ＋
）およびｎ形島領域２０とＰ形拡散領域４で形成された
接合容量（Ｃｐｎ２）とがそれぞれ並列に接続され一全
体としてＯＭＯＳ ＋Ｃｐｎ １＋ｃ ｐｎ ２の容量
をもつ構造となっている。なおｐｎ接合は逆バイアヌが
印加されるようにａ端子側すなわち第２電極側１ｏに高
電位を与えている。
次に、上記の構造を得るだめの製造方法の実施例を第４
図〜第７図を参照して具体的に説明する。
図〜第７図を参照して具体的に説明する。
まず、Ｐ形シリコン基板１の表面全体に比抵抗が０．５
〜１ＯΩＣ１１ｌのｎ形シリコンエピタキシャル層２を
１〜３０μｍの厚さに成長させ、表面に酸化シリコン膜
１１を形成する。この酸化シリコン膜１１をマスクとし
てボロン（Ｂ）を選択的にドープしてＰ形分離層３を形
成し、ｎ形シリコンエピタキシャル層を島領域２０に分
離する（第４図）。
〜１ＯΩＣ１１ｌのｎ形シリコンエピタキシャル層２を
１〜３０μｍの厚さに成長させ、表面に酸化シリコン膜
１１を形成する。この酸化シリコン膜１１をマスクとし
てボロン（Ｂ）を選択的にドープしてＰ形分離層３を形
成し、ｎ形シリコンエピタキシャル層を島領域２０に分
離する（第４図）。
この後−酸化シリコン膜１１を全て除去し、新たに酸化
シリコン膜６を形成し、この酸化シリコン膜６をマスク
としてｎ形島領域２○内にボロン（Ｂ）をイオン注入法
あるいは熱拡散法により選択的に拡散させトランジスタ
のベース領域形成と同時。
シリコン膜６を形成し、この酸化シリコン膜６をマスク
としてｎ形島領域２○内にボロン（Ｂ）をイオン注入法
あるいは熱拡散法により選択的に拡散させトランジスタ
のベース領域形成と同時。
にＰ形拡散領域４を形成する（第５図）。
次にＰ形拡散領域４およびｎ形島領域２ｏを含む部分に
リン（Ｐ）ある旨は砒素（Ａｓ）をイオン注入法あるい
は熱拡散法により選択的に拡散させトラン／スジのエミ
ッタ領域形成と同時にｎ形拡散領域５を形成する（第６
図）０ しかるのち、Ｐ形拡散領域４とｎ形拡散領域５に電極を
形成するだめコンタクト部分を露出させコンタクト窓１
２と１３を形成する（第７図）。
リン（Ｐ）ある旨は砒素（Ａｓ）をイオン注入法あるい
は熱拡散法により選択的に拡散させトラン／スジのエミ
ッタ領域形成と同時にｎ形拡散領域５を形成する（第６
図）０ しかるのち、Ｐ形拡散領域４とｎ形拡散領域５に電極を
形成するだめコンタクト部分を露出させコンタクト窓１
２と１３を形成する（第７図）。
最後に、高純度のアルミニウム（Ａｎあるいはシリコン
（、Ｓｉ）を重量比で１％含んだＡ／を用いてｎ形拡散
領域５上の酸化シリコン膜６に重畳し、カッ、コンタク
ト窓１２にオーミック接触する第１電極９とコンタクト
窓１３にオーミ・ンク接触する第２電極１０を形成する
（第２図）。
（、Ｓｉ）を重量比で１％含んだＡ／を用いてｎ形拡散
領域５上の酸化シリコン膜６に重畳し、カッ、コンタク
ト窓１２にオーミック接触する第１電極９とコンタクト
窓１３にオーミ・ンク接触する第２電極１０を形成する
（第２図）。
以上の工程を経て第２電極１０がｎ形拡散領域５とｎ形
島領域２０に電気的に接続されているため第１電極９と
の間にＭＯ３容量１個と接合容量２個がそれぞれ並列接
続された大容量の半導体集積回路用容量が形成される。
島領域２０に電気的に接続されているため第１電極９と
の間にＭＯ３容量１個と接合容量２個がそれぞれ並列接
続された大容量の半導体集積回路用容量が形成される。
以上説明した本発明の半導体集積回路用容量を１１、）
るための製造方法では−ｎ形拡散領域６の形成をトラン
ジスタのエミッタ領域形成と同時に行なったが、ｎ形拡
散領域６の不純物濃度が高いためｎ形拡散領域６とＰ形
拡散領域４間の耐圧が低くなりすぎる場合には、ｎ形拡
散領域６の不純物濃度を下げて耐圧を上げるだめ工εツ
タ領域形成とは別個に拡散工程を追加することもできる
。
るための製造方法では−ｎ形拡散領域６の形成をトラン
ジスタのエミッタ領域形成と同時に行なったが、ｎ形拡
散領域６の不純物濃度が高いためｎ形拡散領域６とＰ形
拡散領域４間の耐圧が低くなりすぎる場合には、ｎ形拡
散領域６の不純物濃度を下げて耐圧を上げるだめ工εツ
タ領域形成とは別個に拡散工程を追加することもできる
。
発明の効果
本発明の半導体集積゛回路用容量の構造では−Ｍ０Ｓ容
量１個と接合容量２個がそれぞれ電気的に並列接続され
、しかも半導体基板に対して縦方向に形成されるため単
位面積あたりの容量が太きいものが舟られ集積度の向上
の効果が奏される。
量１個と接合容量２個がそれぞれ電気的に並列接続され
、しかも半導体基板に対して縦方向に形成されるため単
位面積あたりの容量が太きいものが舟られ集積度の向上
の効果が奏される。
寸だ、従来の構造より同面積で不純物濃度が高い接合容
量が追加されるため全体として大きな容Ｑ３．が得られ
る効果も奏される。
量が追加されるため全体として大きな容Ｑ３．が得られ
る効果も奏される。
第１図は従来の半導体集積回路用容量の断面構造図、第
２図は本発明の半導体集積回路用容量の断面構造図、第
３図は本発明の等価回路図、第４図〜第７図は、本発明
の一実施例にかかる半導体集積回路用容量の製造工程の
断面図である。 ａ・・・・・＋端子、ｂ・・・・・・一端子、１・・・
・・・Ｐ形シリコン基板、２・・・・・ｎ 形シリコン
エピタキシャル層、３・・・・・Ｐ形分肉（（層、４・
・・・・・Ｐ形拡散領域、６・・・・・・ｎ形拡散領域
−６，１１・・・・・・酸化シリコン膜、７゜９・・・
・・・第１電棒、８，１６・・・・・第２電極、１２゜
１３・・・・・・コンタクト窓、２ｏ・・・・・・ｎ形
島領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第４図
２図は本発明の半導体集積回路用容量の断面構造図、第
３図は本発明の等価回路図、第４図〜第７図は、本発明
の一実施例にかかる半導体集積回路用容量の製造工程の
断面図である。 ａ・・・・・＋端子、ｂ・・・・・・一端子、１・・・
・・・Ｐ形シリコン基板、２・・・・・ｎ 形シリコン
エピタキシャル層、３・・・・・Ｐ形分肉（（層、４・
・・・・・Ｐ形拡散領域、６・・・・・・ｎ形拡散領域
−６，１１・・・・・・酸化シリコン膜、７゜９・・・
・・・第１電棒、８，１６・・・・・第２電極、１２゜
１３・・・・・・コンタクト窓、２ｏ・・・・・・ｎ形
島領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第４図
Claims (1)
- ’４！′ＦＩＫ形の半導体基板上に形成された逆導電形
域−および前記半導体層表面を被覆する絶縁膜とが形成
され、前記第２領域上の前記絶縁膜に重畳さ′Ｊ１−１
かつ、ｊｉｆｆ記紀１記載１領域する第１電極および第
２領域と接続する第２電極を具備することを性徴とする
半導体集積回路用容量−
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25053483A JPS60137052A (ja) | 1983-12-26 | 1983-12-26 | 半導体集積回路用容量 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25053483A JPS60137052A (ja) | 1983-12-26 | 1983-12-26 | 半導体集積回路用容量 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60137052A true JPS60137052A (ja) | 1985-07-20 |
Family
ID=17209327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25053483A Pending JPS60137052A (ja) | 1983-12-26 | 1983-12-26 | 半導体集積回路用容量 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60137052A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010034296A (ja) * | 2008-07-29 | 2010-02-12 | Nec Electronics Corp | 半導体装置 |
-
1983
- 1983-12-26 JP JP25053483A patent/JPS60137052A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010034296A (ja) * | 2008-07-29 | 2010-02-12 | Nec Electronics Corp | 半導体装置 |
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