JPS60130852A - 複合電子部品 - Google Patents

複合電子部品

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Publication number
JPS60130852A
JPS60130852A JP58240129A JP24012983A JPS60130852A JP S60130852 A JPS60130852 A JP S60130852A JP 58240129 A JP58240129 A JP 58240129A JP 24012983 A JP24012983 A JP 24012983A JP S60130852 A JPS60130852 A JP S60130852A
Authority
JP
Japan
Prior art keywords
electronic component
terminal
solder
solid
electronic part
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP58240129A
Other languages
English (en)
Inventor
Kiyoshi Sawairi
澤入 精
Toshiaki Tsunekane
常包 敏明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP58240129A priority Critical patent/JPS60130852A/ja
Publication of JPS60130852A publication Critical patent/JPS60130852A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/18Printed circuits structurally associated with non-printed electric components
    • H05K1/181Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341Surface mounted components
    • H05K3/3421Leaded components

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、半導体装置と抵抗、コンデンサ等の周辺部品
とを組合せた複合電子部品に関するものである。
従来例の構成とその問題点 一般に、半導体装置と抵抗、コンデンサ等の周辺部品と
の組合せでなる複合電子部品の小型化を図る場合、半導
体装置であるリード端子を有する第2の電子部品に対し
て周辺部品であるソリッド端子を有する第1の電子部品
を積み重ねて接着剤により接合し、上記第2の電子部品
のリード端子を上記第1の電子部品のソリッド端子に半
田(=Jけしで接続することにより、立体構造とするこ
とが行なわれる。
第1図に従来の複合電子部品を示す。第1図において%
 1は周辺部品としてのソリッド端子4を有する第1の
電子部品%2は半導体装置としてのリード端子3を有す
る第2の電子部品であり、これらの第1.第2の電子部
品1.2はその間に設けた接着剤6により接合され、立
体化されている。
上記第2の電子部品2から引出されfc ’)−ド端子
3ば2つに分割されて互に異方向に曲げられており、そ
の一方のリード端子9は印刷配線基板に接続され、他方
のリード端子6は第1の電子部品1のソリッド端子4に
半田7にて接続され固定される。この時、リード端子6
は第1の電子部品1を入れやすくするため、その先端部
6′をくの字状に曲げて臂る。
しかしながら、従来構造では第2の電子部品2に第1の
電子部品1を積み重ねて浸漬性で半田付けを行なうと、
図示のように半田7がつくが、第1の電子部品1のソリ
ッド端子4における第2の電子部品2に近い部分81で
半田が入り込塘ずにンリソト窩M子4の材料生地がその
まま露出する。
このソリッド端子4の材料を釧・ぐラジュームとすると
、通電時に特に銀が成長した糸状の導体(マイグレーシ
ョン)を形成し、隣りの端子と導通して短絡したりする
という問題があった。また、リード端子6の先端部分6
′が突出してしまうので、手や他の物体に触れると、ソ
リッド端子4とリード端子6の接合部分に力が加わす、
リード端子6が外れやすいという欠点があった。
発明の目的 本発明は、このような従来の問題を解消するものであり
%2個の電子部品を電気的にも機械的にも確実な接続全
行なうことができる複合電子部品を提供することを目的
とする。 − 発明の構成 上記の目的を達成するため1本発明の覆合電子部品は、
第1の電子部品が積み重ねられ接着剤で。
接合された第2の電子部品のリード端子に、上記第1の
電子部品のソリッド端子の側面カーブに清った曲げ部を
有せしめ、この曲げ部を上記第1の電子部品のソリッド
端子に半田伺けによって接続するように構成したことを
特長とするものである。
実施例の説明 第2図および第3図に本発明の一実施例を示す。
第2図および第3図において% 11は第1の電子部品
としての積層セラミックコンデンサであり。
内部電極(図示せず)は側面に設けたソリッド端子14
の部分に引き出されて結線されている。12は第2の電
子部品としての樹脂モールドした半導体装置であり、側
面から引出されたリード端子13は2分されて互に異な
る方向に折曲されている。
この2つの電子部品11,12全接着剤15にて固定し
た後に2分した一方のリード端子16を第1の電子部品
11のソリッド端子14の端側面のカーブに沿わせて内
側に折曲げ加工して曲げ部16′を形成し、この曲げ部
16′をソリッド端子14に半田17にて接続して固定
する。電子部品11と12Oま接着剤を塗布し熱硬化等
をさせて固定する以外に両面テープにて固定しても良い
。リード端子16の曲げ加工は、リード端子16を第1
の電子部品11の外形よりも太きく広げである状態から
第1.第2の電子部品1.1.12の中間部を側面より
抑圧片21により押圧して内側に曲げる。このリード端
116Fi鉄の上にニッケルメッキをし、その上に半田
メッキを施こしたものでちり、厚みは0.16問程度の
ものであるので、電子部品−12にも、大きな応力もか
かる事なく、f、た電子部品110ンリノド端子14を
も破壊する事なく側面のカーブに沿った加工を常温でも
容易に行なう事が出来る。加工後の形状は第1の、電子
部品11のソリッド端子14の第1の電子部品12に近
い部分において上記ソリッド端子14に沿ったものとな
る。
この様に加工した後に半田槽に浸して半田付けを実施す
る。この結果、第3図のように導体部全面に一様に半田
メッキと半田接続が行なわれる。
以上のように本実施例によれば、リード端子16が内側
に折曲げであるために半田が内側にまで導ひかれ、ソリ
ッド端子14の全面に半田がまわるように半田付けする
ことができ、その為銀のマイグレーションが発生しにぐ
い。′また。リード端子16がSの字状になっているた
め、この部分に半田が大量に付着しやすく、リード端子
16の加工傷等も補修され、しかも両方の電子部品の接
続がより太い導線にて短距離に結ばれた事になり、イン
ダクタンスが低下するために高周波特性が向上する。ま
た、従来の様なリード端子6の突出部6′が発生しない
ので外敵強度にも影響全うけにぐい。
同時にリード端子16の如く最初は電子部品11の外形
より外側に広がっているために、ドツキングも容易であ
る。又従来はリード端子6にて位置出しをしているが、
接着剤16を用いて固定しているので確実な寸法を確保
して組立てる事が出来る。さらに、従来ではリード端子
6が外方に向いているため半10付は部分における半田
の切れ性と相1って半田たまり1oが出来やすぐ、全体
の厚みのバラツキを生じやすい問題があったが1本例で
はリード端子16がソリッド端子14に清った曲げ部を
有し、この部分に半田付けされる関係で半田だ!、りを
も防ぐ事が出来る。しかも、リード端子16と19の長
さを同一の寸法とする事が可能となり、リード長のカッ
ト寸法が同じとなり、リードコムのf1用効率を高める
ことができる。
発91の効果 以上のように本発明によれば、第1の電子部品が積み重
ねられ接着剤で接合された第2の電子部品のリード端子
に、第1の電子部品のソリッド端子の側面カーブVC泊
った曲げ部を有せしめ、この曲げ部を上記第1の電子部
品のソリッド端子に半田付けするように構成したので、
半田の導びきをよくすることができ、ソリッド端子全体
に半U]を付着させることができ、このソリッド端子が
銀11料であろうともその銀のマイグレーションを防ぐ
ことができる利点を有する。
【図面の簡単な説明】
第1図は従来の複合電子部品の髪部構成図、第2図は本
発明の一実施例を示す複合電子部品の組立前の構成図、
第3図はその要部構成図である。 11.12・・・・・・電子部品、’+3.16.19
・・・・・・リード端子% 14・・・・・・ソリッド
端子、15・・・・・・接着剤、17・・・・・・半田
、16′・・・・・・曲げ部。

Claims (2)

    【特許請求の範囲】
  1. (1) ソリッド端子を有する第1の電子部品と、この
    第1の電子部品に接着材によって接合されたリード端子
    を有する第2の電子部品を備えてなり、上記第2の電子
    部品のリード端子に上記第1の電子部品のソリッド端子
    に沿った曲げ部を有せしめ、この曲げ部を上記第1の電
    子部品のソリッド端子に半田付は接続してなることを特
    徴とする複合電子部品。
  2. (2)第2の電子部品のリード端子の曲げ部は、第1の
    電子部品の厚みの半分程度までの長さとな・ −るよう
    に第2の電子部品に近い側の第1の電子部品のソリッド
    端子の側面カーブにのみ沿うように曲げ加工されている
    ことを特徴とする特許請求の範囲第1項記載の複合電子
    部品。
JP58240129A 1983-12-20 1983-12-20 複合電子部品 Pending JPS60130852A (ja)

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JP58240129A JPS60130852A (ja) 1983-12-20 1983-12-20 複合電子部品

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JP58240129A JPS60130852A (ja) 1983-12-20 1983-12-20 複合電子部品

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JPS60130852A true JPS60130852A (ja) 1985-07-12

Family

ID=17054925

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58240129A Pending JPS60130852A (ja) 1983-12-20 1983-12-20 複合電子部品

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JP (1) JPS60130852A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5589402A (en) * 1993-11-23 1996-12-31 Motorola, Inc. Process for manufacturing a package for mating with a bare semiconductor die
JP2020202317A (ja) * 2019-06-11 2020-12-17 株式会社デンソー 半導体パッケージおよびこれを用いた半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5589402A (en) * 1993-11-23 1996-12-31 Motorola, Inc. Process for manufacturing a package for mating with a bare semiconductor die
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