JPS60126969A - シェ−ディング補正装置 - Google Patents
シェ−ディング補正装置Info
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- JPS60126969A JPS60126969A JP58234296A JP23429683A JPS60126969A JP S60126969 A JPS60126969 A JP S60126969A JP 58234296 A JP58234296 A JP 58234296A JP 23429683 A JP23429683 A JP 23429683A JP S60126969 A JPS60126969 A JP S60126969A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は、原稿読取装置におけるシェーディング補正装
置に関する。
置に関する。
［従来技術］
ファクシミリ等の原稿読取装置においては、光源の明る
さの不均一性、光学系の明るさの不均一性のために、同
一濃度の原稿を読取っても、固定イメージセンサの入射
光量に変動すなわちシェーディングが生じる。このシェ
ーディングを補正するため、光学的に補正する方式、電
気的に補正する方式等が種々提案されている。
さの不均一性、光学系の明るさの不均一性のために、同
一濃度の原稿を読取っても、固定イメージセンサの入射
光量に変動すなわちシェーディングが生じる。このシェ
ーディングを補正するため、光学的に補正する方式、電
気的に補正する方式等が種々提案されている。
電気的なシェーディング補正方式の１つとして。
白色反射板により較正用信号を得てディジタルメモリに
記憶し、その出力信号で固体イメージセンサからの画像
情報を割算する方式が同一出願人に 。
記憶し、その出力信号で固体イメージセンサからの画像
情報を割算する方式が同一出願人に 。
より提案されている（特開昭５５−７６５６７号参照）
。
。
第１図および第２図は、このシェーディング補正方式の
構成を示したものである。光源１１が白色度。
構成を示したものである。光源１１が白色度。
肘板１２を走査すると、その反射光はミラー１３．し
。
。
ンズ１４を経由して固体−イ人二、ジセーン＋１５に入
射す 、。
射す 、。
る。固体イメージセンサ１５から得られる白色屏・射、
。
。
板１２からの原稿１９の１ライン分に当る情報は、この
読取装置で生じるシェーディング特性を示すもので、較
正用信号として用いられる。スイッチ１６をａ側に接続
し、この較正用信号をＡ／Ｄ変換器１７でディジタル変
換してディジタルメモリ１８に記憶する。原稿１９を走
査するときは、スイッチ１６はｂ側に接続する。原稿１
９を走査した光源１１の反射光から、固体イメージセン
サ１５は画信号ｆｉを検出して割算回路、２０に加える
。
読取装置で生じるシェーディング特性を示すもので、較
正用信号として用いられる。スイッチ１６をａ側に接続
し、この較正用信号をＡ／Ｄ変換器１７でディジタル変
換してディジタルメモリ１８に記憶する。原稿１９を走
査するときは、スイッチ１６はｂ側に接続する。原稿１
９を走査した光源１１の反射光から、固体イメージセン
サ１５は画信号ｆｉを検出して割算回路、２０に加える
。
第２図（Ａ）は割算回路２０の詳細な構成を、同図ＣＢ
）、は蔓の等価回路を示したものである６両信号ｆｉは
、入力抵抗Ｒ１，帰還趣抗Ｒｆ、反転増幅器２１よりな
る割算部により、’ ｆｏ ’ ＝（Ｒｆ／Ｒｉ）ｆｉ
なる画（−となり、さらに反転増幅器２２により簸、１
：ｉされてｆ’ｏ’＝ ｆｏ’” （Ｒｆ／Ｒｉ）ｆｉ
とな、るが、帰還抵抗Ｒｆはディジタルメモ１す１８７
！１１：、らの較正用のディジタル信号ｆｇ”Ｑ可変さ
れ、る。帰還抵抗ＲｆはＤ／Ａ変換器２３の抵抗値より
な、す、１．ＤＩＡ変換器２混よディジタル信号ｆｓの
各ビット成分１；より切替えられる輝数のスイッチ８１
〜〒ｎ、抵抗値が全て２Ｒである抵抗Ｒ１，１〜ト１ｎ
４抵抗値が・全て１（である、抵抗Ｒ′２．１〜Ｒ２・
ｎ−ｔで構成される。ここで、帰還電流Ｉｆは、ディジ
タル信号ｆｓの各ビット成分をＡＬ、Ａ２．・・・・・
・、Ａｎとすれば、となり、 となって、Ｒｉ＝Ｒとすると。
）、は蔓の等価回路を示したものである６両信号ｆｉは
、入力抵抗Ｒ１，帰還趣抗Ｒｆ、反転増幅器２１よりな
る割算部により、’ ｆｏ ’ ＝（Ｒｆ／Ｒｉ）ｆｉ
なる画（−となり、さらに反転増幅器２２により簸、１
：ｉされてｆ’ｏ’＝ ｆｏ’” （Ｒｆ／Ｒｉ）ｆｉ
とな、るが、帰還抵抗Ｒｆはディジタルメモ１す１８７
！１１：、らの較正用のディジタル信号ｆｇ”Ｑ可変さ
れ、る。帰還抵抗ＲｆはＤ／Ａ変換器２３の抵抗値より
な、す、１．ＤＩＡ変換器２混よディジタル信号ｆｓの
各ビット成分１；より切替えられる輝数のスイッチ８１
〜〒ｎ、抵抗値が全て２Ｒである抵抗Ｒ１，１〜ト１ｎ
４抵抗値が・全て１（である、抵抗Ｒ′２．１〜Ｒ２・
ｎ−ｔで構成される。ここで、帰還電流Ｉｆは、ディジ
タル信号ｆｓの各ビット成分をＡＬ、Ａ２．・・・・・
・、Ａｎとすれば、となり、 となって、Ｒｉ＝Ｒとすると。
になり、反転増幅器２２の利得を１と゛すると５にりる
。この（４）式の右辺の分、５世項ｊよディジタル入力
ｆｓが最大のときに１であり、ディジタル入力ｆｓｐｉ
それ以下で、は１．より少↑５≦、ｊり；Ａ４．。し、
たがって、Ｉ！ｐの町竺号ｆ・１よ、！正用の１，７．
イジ、り（し竺号ｆｓ＆こ比例した量りなり、シエニｆ
、！ング感分り罵補正さｔＬ、／＝画桝号を得ることが
でする。
。この（４）式の右辺の分、５世項ｊよディジタル入力
ｆｓが最大のときに１であり、ディジタル入力ｆｓｐｉ
それ以下で、は１．より少↑５≦、ｊり；Ａ４．。し、
たがって、Ｉ！ｐの町竺号ｆ・１よ、！正用の１，７．
イジ、り（し竺号ｆｓ＆こ比例した量りなり、シエニｆ
、！ング感分り罵補正さｔＬ、／＝画桝号を得ることが
でする。
このように、第１図および第２図に示した従来の□１□
− シェーディング補正方式は、広いダ、イナミツクレ・
ｊ 。
− シェーディング補正方式は、広いダ、イナミツクレ・
ｊ 。
ンジで子離なシェニディング補正を行、なうことができ
るものであるが、その反面こ、の−路では、スイッチン
グしているノードが反転増幅器２１の反転口 、５人カタするへめ、るイク、チＳ、、１．〜．Ｓｎの
スイッチング時の過渡型１圧、が増幅、されて出力可Ｆ
現ムソ。、反、転増幅器２１１よ−Ｎ！Ｉ！蝉器で構成
され、屏転入力でのインピーダンスが高いた１１？ｔこ
、う２過渡電江が収束するのに長い時間がかかるという
欠点があつた。さらにスイン７Ｓｓ ７Ｓｎをオン・オ
フさせる較正用のディジタル信号ｆｓの反転入５力への
クロストークが増幅さ５仝、工、出、ｐ側に現れるたψ
、高速な走査ができないという欠点があ？へ。 、：［
辛、、嬰寮、、戸、、的、、］、、、、、、・、、・
５、本発！は＋、、、、 ９．Ｆ ；うり従来のシエ＝
ディング補、正方式の欠点を！消、！１、シェ−ディン
グ補正を、行、なう割算回路に、加えうνる較正用ディ
ジタル信号１ １ 、 １ □１． □ １１ □。
るものであるが、その反面こ、の−路では、スイッチン
グしているノードが反転増幅器２１の反転口 、５人カタするへめ、るイク、チＳ、、１．〜．Ｓｎの
スイッチング時の過渡型１圧、が増幅、されて出力可Ｆ
現ムソ。、反、転増幅器２１１よ−Ｎ！Ｉ！蝉器で構成
され、屏転入力でのインピーダンスが高いた１１？ｔこ
、う２過渡電江が収束するのに長い時間がかかるという
欠点があつた。さらにスイン７Ｓｓ ７Ｓｎをオン・オ
フさせる較正用のディジタル信号ｆｓの反転入５力への
クロストークが増幅さ５仝、工、出、ｐ側に現れるたψ
、高速な走査ができないという欠点があ？へ。 、：［
辛、、嬰寮、、戸、、的、、］、、、、、、・、、・
５、本発！は＋、、、、 ９．Ｆ ；うり従来のシエ＝
ディング補、正方式の欠点を！消、！１、シェ−ディン
グ補正を、行、なう割算回路に、加えうνる較正用ディ
ジタル信号１ １ 、 １ □１． □ １１ □。
番９よるるイッテビグ時の過渡電圧Φ怪車１、が速か、
にオフ、なわれ１．較年用デ、、イ、シソノー信竺のク
ロストーク、、が、牛、、、；、側番」わ些φのを阻止
し１．高導な、車査の可、ｑヶ自動シ壬５．、）ニデイ
ング捕手、−−、紮提供することを曝、的乞、１７する
・ 、４．、’ｌ 、、 、 、、、：、 、、、、
、、７（、、５，。
にオフ、なわれ１．較年用デ、、イ、シソノー信竺のク
ロストーク、、が、牛、、、；、側番」わ些φのを阻止
し１．高導な、車査の可、ｑヶ自動シ壬５．、）ニデイ
ング捕手、−−、紮提供することを曝、的乞、１７する
・ 、４．、’ｌ 、、 、 、、、：、 、、、、
、、７（、、５，。
、ｌ ！：轡！、？、構、成、］ ５．．１． ５．
。
。
、以下、本発明！、第３ ＠ ＝、ＩＮ ６図に示した
各実施例１１１（１１１−−１１１ゝし−１１ ，１，に竺、づと１．工詳−に）説明烹、る。、。
各実施例１１１（１１１−−１１１ゝし−１１ ，１，に竺、づと１．工詳−に）説明烹、る。、。
ｊＩａ図〜！ｌＳ５図、は、１本些、−の一実施郷を示
９在も、、０で、西や、。第３呻、にお覧１て、４ｉ＠
、１１，１色ダ肘板１２゜、ミラ＝７１３．レンズ１４
．固体イメージセンサ１５．原稿１９は第１園と同じ構
成である。３１は固体イメージセンサ１５から出力され
る画信号から直流成分を除去する直流再生回路、３２は
割算回路、３３は白色反射板１２から得られる白レベル
の最大値を基準レベルＲＥＦとして保持する地肌検出器
、３４はＡ／Ｄ変換器、３５はシェーディング補正用信
号を記憶するディジタルメモリからなるＲＡＭである。
９在も、、０で、西や、。第３呻、にお覧１て、４ｉ＠
、１１，１色ダ肘板１２゜、ミラ＝７１３．レンズ１４
．固体イメージセンサ１５．原稿１９は第１園と同じ構
成である。３１は固体イメージセンサ１５から出力され
る画信号から直流成分を除去する直流再生回路、３２は
割算回路、３３は白色反射板１２から得られる白レベル
の最大値を基準レベルＲＥＦとして保持する地肌検出器
、３４はＡ／Ｄ変換器、３５はシェーディング補正用信
号を記憶するディジタルメモリからなるＲＡＭである。
ＲＡＭ３５は、記憶指令５ＴＯＲＥが１”のときは書込
みモードに、１１０ Ｈのときは読み出しモードになる
。
みモードに、１１０ Ｈのときは読み出しモードになる
。
以上の構成で、光源１１が最初白色反射板１２を走査す
ると、その反射光はミラー１３およびレンズ１４を経由
して固体イメージセンサ１５に入射される。
ると、その反射光はミラー１３およびレンズ１４を経由
して固体イメージセンサ１５に入射される。
固体イメージセンサ１５から出力された白色反射板１２
からの原稿１９の一ライン分に当る情報は、この読取装
置で生じるシェーディング特性を示すものであるので、
シェーディングの較正信号として用いられる。この出力
は直流レベルを含む信号であるため、直流再生回路３１
により夏流成分を除去した後、割算回路３２に加えられ
る。
からの原稿１９の一ライン分に当る情報は、この読取装
置で生じるシェーディング特性を示すものであるので、
シェーディングの較正信号として用いられる。この出力
は直流レベルを含む信号であるため、直流再生回路３１
により夏流成分を除去した後、割算回路３２に加えられ
る。
第４図は、割算回路３２の詳細な構成をブロック図で示
したものである。図において、ＡＯは演算増幅器、Ｒｆ
は抵抗値３１Ｒを有する帰還抵抗、Ｒ，２Ｒ。
したものである。図において、ＡＯは演算増幅器、Ｒｆ
は抵抗値３１Ｒを有する帰還抵抗、Ｒ，２Ｒ。
４Ｒ，８Ｒ，１６Ｒは直列接続された入力抵抗である。
両者は、演算増幅器Ａｏの反転入力端に接続される。
抵抗Ｒ，２Ｒ，４Ｒ，８Ｒには、スイッチ５ｏ＝Ｓｓが
それぞれ並列に接続されている。スイッチ５ｏ−８３は
例えばＦＥＴで構成され、それぞれは記憶指令である５
ＴＯＲＨ入力又はＲＡＭ３５からの較正用のディジタル
信号の各ビット人力ｂｏ”ｂ３″′１″のときにオフと
なるように、ノアゲートＮＯＲｏ −ＮＯＲｓによりド
ライブされる。
それぞれ並列に接続されている。スイッチ５ｏ−８３は
例えばＦＥＴで構成され、それぞれは記憶指令である５
ＴＯＲＨ入力又はＲＡＭ３５からの較正用のディジタル
信号の各ビット人力ｂｏ”ｂ３″′１″のときにオフと
なるように、ノアゲートＮＯＲｏ −ＮＯＲｓによりド
ライブされる。
光源１１が白色反射板１２を走査しているときは、記憶
指定５ＴＡＲＶＥ入力がＩＩ Ｌ １１となる。したが
って、スイッチ５ｏ＝Ｓｓは全てオフとなるので、割算
回路３５の利得Ｇは、Ｇ＝３１Ｒ／（Ｒ＋２Ｒ−）４Ｒ
＋８Ｒ＋１６Ｒ）＝１である。すなわち、光源１１が白
色反射板１２を走査しているときは、直流再生回路３１
から割算回路３２に加えられた画信号は、そのまま出力
されて、地肌検出器３３およびＡ、／Ｄ変換器３４に加
えられる。地肌検出器３３は、割算回路３２からの入力
の最大レベル、すなわち白色反射板１２から反射される
白レベルの最大値を基順レベルＲＩＥＦとして保持して
Ａ／Ｄ変換器３４に加える。
指定５ＴＡＲＶＥ入力がＩＩ Ｌ １１となる。したが
って、スイッチ５ｏ＝Ｓｓは全てオフとなるので、割算
回路３５の利得Ｇは、Ｇ＝３１Ｒ／（Ｒ＋２Ｒ−）４Ｒ
＋８Ｒ＋１６Ｒ）＝１である。すなわち、光源１１が白
色反射板１２を走査しているときは、直流再生回路３１
から割算回路３２に加えられた画信号は、そのまま出力
されて、地肌検出器３３およびＡ、／Ｄ変換器３４に加
えられる。地肌検出器３３は、割算回路３２からの入力
の最大レベル、すなわち白色反射板１２から反射される
白レベルの最大値を基順レベルＲＩＥＦとして保持して
Ａ／Ｄ変換器３４に加える。
第５図は、Ａ／Ｄ変換器３４の詳細な構成をブロック図
で示したものである。図において、八１〜Ａ＋ｓは演算
増幅器、ＬＡＴＣＨはラッチ回路、ＥＮＣＯＲＥＲ番よ
１５ライン入力を４ライン出力に変換するエンコーダ。
で示したものである。図において、八１〜Ａ＋ｓは演算
増幅器、ＬＡＴＣＨはラッチ回路、ＥＮＣＯＲＥＲ番よ
１５ライン入力を４ライン出力に変換するエンコーダ。
ＩＮＶはインバータ、Ｓ４はスイッチ、各Ｒ，１６Ｒｊ
ま抵抗である。この構成において、記憶指定５ＴＯＲＩ
＜＃ Ｌ Ｈのとき、スイッチＳ４はオフとなる。
ま抵抗である。この構成において、記憶指定５ＴＯＲＩ
＜＃ Ｌ Ｈのとき、スイッチＳ４はオフとなる。
このとき、各演算増幅器Ａ１〜Ａ１５．ラッチ回路ＬＡ
ＡＴＣＨおよびエンコーダＥＮＣＯ且は、１６個の抵抗
Ｒと抵抗１６Ｒにより、地肌検出器３３力）らカロえら
れた基準レベルＲＥＲの５０％〜１００％値を、ｂｏ〜
ｂ３力１らなる４ビツトのディジタル値に変換する。こ
の４ビツトのディジタル値は、シェーディング較正用の
ディジタル信号としてＲＡＭ３５に記憶される。白色反
射板１２の任意の走査点における白波形感度Ｓは、白レ
ベルの最大値である基準レベルＲＥＦＩこ対する相対値
で表わすと、 ｂ ｏ ＋２ｂ ｓ ＋４ｂ ２ ＋８ｂ ３＋１６ｓ
＝−−一一一−−−−−−−−−・・・・・・（５）と
なる。ここで、ｂＯ〜ｂ３は、ｂｏを最下位数（ＬＳＢ
） 、ｂ ３を最上位数（ＭＳＢ）としたノベイナ１ノ
イ直である。
ＡＴＣＨおよびエンコーダＥＮＣＯ且は、１６個の抵抗
Ｒと抵抗１６Ｒにより、地肌検出器３３力）らカロえら
れた基準レベルＲＥＲの５０％〜１００％値を、ｂｏ〜
ｂ３力１らなる４ビツトのディジタル値に変換する。こ
の４ビツトのディジタル値は、シェーディング較正用の
ディジタル信号としてＲＡＭ３５に記憶される。白色反
射板１２の任意の走査点における白波形感度Ｓは、白レ
ベルの最大値である基準レベルＲＥＦＩこ対する相対値
で表わすと、 ｂ ｏ ＋２ｂ ｓ ＋４ｂ ２ ＋８ｂ ３＋１６ｓ
＝−−一一一−−−−−−−−−・・・・・・（５）と
なる。ここで、ｂＯ〜ｂ３は、ｂｏを最下位数（ＬＳＢ
） 、ｂ ３を最上位数（ＭＳＢ）としたノベイナ１ノ
イ直である。
このようにして、白色反射板１２を原稿１９の１ライン
分を走査することにより得られるシェーディング較正用
のディジタル信号がＲＡＭ３５ Ｌ： ｉ２憶、保持さ
れる。
分を走査することにより得られるシェーディング較正用
のディジタル信号がＲＡＭ３５ Ｌ： ｉ２憶、保持さ
れる。
次に、シェーディング補正動作について説明すると、こ
のときは記憶指令５ＴＯＲＥは′０″′となり、Ａ／Ｄ
変換器３４のスイッチＳ４はオフとなり、ＲＡＭ３５は
読出しモードとなる。ＲＡＭ３５には前述の１ライン分
の白波形感度Ｓが記憶されており、この白波形感度Ｓが
光源１１の原稿１９の走査に同期してそのまま較正用信
号として読出されて割算回路３２のＮＯＲｏ −ＮＯＲ
３に加えられる。
のときは記憶指令５ＴＯＲＥは′０″′となり、Ａ／Ｄ
変換器３４のスイッチＳ４はオフとなり、ＲＡＭ３５は
読出しモードとなる。ＲＡＭ３５には前述の１ライン分
の白波形感度Ｓが記憶されており、この白波形感度Ｓが
光源１１の原稿１９の走査に同期してそのまま較正用信
号として読出されて割算回路３２のＮＯＲｏ −ＮＯＲ
３に加えられる。
割算回路３２は、記憶指令５ＴＯＲＥが０”″のときｔ
よ、較正用信号であるバイナリ入力ｂＯ〜ｂ３の値［こ
よって、スイッチＳＯ〜Ｓ３の対応するスイッチカルオ
ン又はオフして割算回路の感度を決定する。
よ、較正用信号であるバイナリ入力ｂＯ〜ｂ３の値［こ
よって、スイッチＳＯ〜Ｓ３の対応するスイッチカルオ
ン又はオフして割算回路の感度を決定する。
ｂｏ＝ｂ３の値のうちの′Ｔ′となってｂ）るビットに
対応するスイッチがオフとなり、ＩＩ Ｏ１ｇとなって
いるビットに対応するスイッチはオンとなると、その場
合の割算回路３２の利得Ｇｖは、＝ 曲・・（６） ｂｏ＋２ｂｔ＋４ｂ２＋８ｂｓ＋１６ である。したがって、割算回路３２の感度すなわち入力
レベルと出力レベルの比は、同一反射率の白色反射板１
２を走査したときは、前述の白波形感度Ｓと利得Ｇｖの
積ＳＧｖとなる。このＳＧｖはｂｏ＋２ｂｔ’＋４ｂ２
＋８１；”３＋１６１ 一一−ユし−−＝１−９．−９（７） ｂｏ＋２ｂｔＱｂ２＋８ｂ４＋１６ となるので□、シ蚕−ディング□は完全に補正される。
対応するスイッチがオフとなり、ＩＩ Ｏ１ｇとなって
いるビットに対応するスイッチはオンとなると、その場
合の割算回路３２の利得Ｇｖは、＝ 曲・・（６） ｂｏ＋２ｂｔ＋４ｂ２＋８ｂｓ＋１６ である。したがって、割算回路３２の感度すなわち入力
レベルと出力レベルの比は、同一反射率の白色反射板１
２を走査したときは、前述の白波形感度Ｓと利得Ｇｖの
積ＳＧｖとなる。このＳＧｖはｂｏ＋２ｂｔ’＋４ｂ２
＋８１；”３＋１６１ 一一−ユし−−＝１−９．−９（７） ｂｏ＋２ｂｔＱｂ２＋８ｂ４＋１６ となるので□、シ蚕−ディング□は完全に補正される。
なお、第５図のＡ／Ｄ変換器においせ、記憶指令５Ｔ６
ＲＥ ＝ ”ｘ□・のとき、スイッチ’５４をオンとし
たのｉ、白波形感度バラツキが基□準しベルＲＥＦの５
０％〜１００％の範囲ｊ；するため、０’Ｌ５０％内を
Ａ／Ｄ変換ζ する必要がないというからでムるが□、本発明ではこの
醜象を右動に利用した蹴のである。すなわち。
ＲＥ ＝ ”ｘ□・のとき、スイッチ’５４をオンとし
たのｉ、白波形感度バラツキが基□準しベルＲＥＦの５
０％〜１００％の範囲ｊ；するため、０’Ｌ５０％内を
Ａ／Ｄ変換ζ する必要がないというからでムるが□、本発明ではこの
醜象を右動に利用した蹴のである。すなわち。
基準レベルＲＩＥＦ５０％〜１００％の範囲をＡ／Ｄ変
換すればよいため、４ビツトのＡ／Ｄ変換器で実質的に
５ビツトの分解能を得ている。さらに、このようにする
ことにより、割算回路３２の入力抵抗において演算増幅
器Ａｏの入力端に接続する１６Ｒの抵抗は固定的に必要
であり、これに並列スイッチを設けてオン又はオフする
必要はない。そして、この固定抵抗１６Ｒにより、第４
図の割算回路３２の０点から見たときの利得は３１ ／
）６であり、スイッチＳ’ｏ−５ｓにディジタル入□
力ｂｏ’〜ｂ３からのり石ストークがあっても、それは
高々２倍されるにすぎんいがら、各スイン＋Ｓ ｏ −
’Ｓ ３のオン又はオ□フの際のノイズや過渡電圧は実
際１殆んど問題とはなら□なくすることができる。
換すればよいため、４ビツトのＡ／Ｄ変換器で実質的に
５ビツトの分解能を得ている。さらに、このようにする
ことにより、割算回路３２の入力抵抗において演算増幅
器Ａｏの入力端に接続する１６Ｒの抵抗は固定的に必要
であり、これに並列スイッチを設けてオン又はオフする
必要はない。そして、この固定抵抗１６Ｒにより、第４
図の割算回路３２の０点から見たときの利得は３１ ／
）６であり、スイッチＳ’ｏ−５ｓにディジタル入□
力ｂｏ’〜ｂ３からのり石ストークがあっても、それは
高々２倍されるにすぎんいがら、各スイン＋Ｓ ｏ −
’Ｓ ３のオン又はオ□フの際のノイズや過渡電圧は実
際１殆んど問題とはなら□なくすることができる。
また、スイッチ５ｏ−３ｓおよび入力抵抗の直列抵抗め
個数が図示のものｔ；限定されるものでないことはもち
ろんであり、このと戸は、次の実施例においても同様で
ある。 ・ 第６図は一本発明の他の実施例″を示した：もので。
個数が図示のものｔ；限定されるものでないことはもち
ろんであり、このと戸は、次の実施例においても同様で
ある。 ・ 第６図は一本発明の他の実施例″を示した：もので。
画に示す・ようにＪ割算回路３２の入力抵抗部分の値が
餉４ｐｔｙ＞場合と異なる以外は、第３図〜第５図と同
じ構成である。□ 割算回路３２の入力抵抗および帰還抵抗の値は、割算回
路あ応答特性に影響を与える。各抵抗の値の小さい程Ｊ
応答特性は速く□なる。しかしながら、入力抵抗や帰還
抵抗の値を小さくすると、スイッチ５ｏ＝５３のオンの
ときの抵抗が無視でき□なぐなり、利得エラーを生じる
。例えば、第４図において、ス“イッ゛チＳｏがオンで
あちても、スイッチＳ。
餉４ｐｔｙ＞場合と異なる以外は、第３図〜第５図と同
じ構成である。□ 割算回路３２の入力抵抗および帰還抵抗の値は、割算回
路あ応答特性に影響を与える。各抵抗の値の小さい程Ｊ
応答特性は速く□なる。しかしながら、入力抵抗や帰還
抵抗の値を小さくすると、スイッチ５ｏ＝５３のオンの
ときの抵抗が無視でき□なぐなり、利得エラーを生じる
。例えば、第４図において、ス“イッ゛チＳｏがオンで
あちても、スイッチＳ。
のオン抵抗をγＧとすると、本来ズイッチＳ” ｏの著
ンによって０Ωとな□るべき抵抗値がγｏＲ／（γｏ
＋’Ｒ’）という値にな払。この値はＲ〉〉ν０に□で
蒼なくなる。゛スイッチＳｏ□〜Ｓ３’にしてＦＥＴを
翔い元場合には、γ０の血が比較的大きいので、この問
題が無視で藪なくなる。・ ・このスイッチオツ゛時の
抵抗γ０による利得エラーを補正す為ため、この実施例
では下式で示す・計算式に従って、演算増幅器ＡＯの入
力端に接続される固定抵抗を１６８より小さい値Ｒ５に
補正し、□逆に、第４図のＲ、２Ｒ、４Ｒ、８Ｒに当る
抵抗をそれらよりも大きくなるように補正するようにし
たものである。
ンによって０Ωとな□るべき抵抗値がγｏＲ／（γｏ
＋’Ｒ’）という値にな払。この値はＲ〉〉ν０に□で
蒼なくなる。゛スイッチＳｏ□〜Ｓ３’にしてＦＥＴを
翔い元場合には、γ０の血が比較的大きいので、この問
題が無視で藪なくなる。・ ・このスイッチオツ゛時の
抵抗γ０による利得エラーを補正す為ため、この実施例
では下式で示す・計算式に従って、演算増幅器ＡＯの入
力端に接続される固定抵抗を１６８より小さい値Ｒ５に
補正し、□逆に、第４図のＲ、２Ｒ、４Ｒ、８Ｒに当る
抵抗をそれらよりも大きくなるように補正するようにし
たものである。
Ｒ１〜Ｒ４をめるには、始めにＲの値を決めておき、２
次方程式を解けばよい。例えばＲ１は、を解くことによ
りめられる。今、Ｒ１＝１０００Ω，γ０＝１００Ωと
する、Ｒ１は１０９１．６Ωとなる。
次方程式を解けばよい。例えばＲ１は、を解くことによ
りめられる。今、Ｒ１＝１０００Ω，γ０＝１００Ωと
する、Ｒ１は１０９１．６Ωとなる。
Ｒ５、Ｒ１〜Ｒ４がまると、（９）式からめることがで
きる。
きる。
Ｒ１〜Ｒ５に関する上式のめ方を簡単に説明すると、Ｒ
５は、スイッチＳ０〜Ｓ３を全てオンにしたときの、各
スイッチ部分の抵抗とＲ５の加算抵抗が１６Ｈに等しく
なる条件よりめられる。すなわち、 これより。
５は、スイッチＳ０〜Ｓ３を全てオンにしたときの、各
スイッチ部分の抵抗とＲ５の加算抵抗が１６Ｈに等しく
なる条件よりめられる。すなわち、 これより。
を得る。
Ｒ１はスイッチＳｏだけを開いたときの全入力抵抗が１
７Ｈになるという条件から、Ｒ２はスイッチＳ１だけを
開いたときの全入力抵抗が１８Ｈになるという条件から
、Ｒ３はスイッチＳ２でけを開いたときの全入力抵抗が
２ＯＲになるという条件から、Ｒ４はスイッチＳ３でけ
を開いたときの全入力抵抗が２４Ｈになるという条件か
らそれぞれめることができる。例えばＲ１は、 ここで、Ｒ５として上記でめた値を代入して整理すると
、 という前掲の式が得ら九る。
７Ｈになるという条件から、Ｒ２はスイッチＳ１だけを
開いたときの全入力抵抗が１８Ｈになるという条件から
、Ｒ３はスイッチＳ２でけを開いたときの全入力抵抗が
２ＯＲになるという条件から、Ｒ４はスイッチＳ３でけ
を開いたときの全入力抵抗が２４Ｈになるという条件か
らそれぞれめることができる。例えばＲ１は、 ここで、Ｒ５として上記でめた値を代入して整理すると
、 という前掲の式が得ら九る。
以上のように、入力抵抗Ｒｒ”Ｒｓの値を選択すると、
各スイッチＳｏ”−５３オン時の抵抗による利得エラー
を除去するとともに、割算回路の応答特性を速くするこ
とができ、したがって読取装置の走査速度を高速にする
ことができる。
各スイッチＳｏ”−５３オン時の抵抗による利得エラー
を除去するとともに、割算回路の応答特性を速くするこ
とができ、したがって読取装置の走査速度を高速にする
ことができる。
［効果］
以上説明したように、本発明によれば、シェーディング
の補正を自動的にかつ正確に行なうことができるととも
に、補正が行なわれるときのスイッチング操作による過
渡電圧による影響や、スイッチング信号のクロストーク
を除去することができ、さらに、割算回路の応答を速め
ることにより、読取装置の走査速度を高速化することが
できる。
の補正を自動的にかつ正確に行なうことができるととも
に、補正が行なわれるときのスイッチング操作による過
渡電圧による影響や、スイッチング信号のクロストーク
を除去することができ、さらに、割算回路の応答を速め
ることにより、読取装置の走査速度を高速化することが
できる。
第１図は従来のシェーディング補正装置のブロック図、
第２図（Ａ）および（８）は第１図の割算回路の詳細な
回路構成図とその等価回路図、第３図は本発明の一実施
例のブロック図、第４図は第３図の割算回路の詳細な回
路構成図、第５図は第３図のＡ／Ｄ変換器の詳細な回路
構成図、第６図は本発明の他の実施例に係る割算回路の
詳細な回路構成図である。 １１・・・光源、１２・・・白色反射板、１３・・・
ミラー、１４・・・ レンズ、１５・・・固体イメージ
センサ、１６・・・スイッチ、１７．３４・・・Ａ／Ｄ
変換器、１８・・・ディジタルメモリ、１９・・・原稿
、２０・・・割算回路、２１゜２２・・・反転増幅器、
２３・・・Ｄ／Ａ変換器、３１・・・直流再生回路、３
２・・・割算回路、３３・・・地肌検出器、３５・・・
ＲＡＭ。 第１図 第２図 （Ａ） ５ （Ｂ） ／ｅ 第３図 第４図 第５図 □−〇 一一一〇 第 ６ 図 ２ ７ ｂ。
第２図（Ａ）および（８）は第１図の割算回路の詳細な
回路構成図とその等価回路図、第３図は本発明の一実施
例のブロック図、第４図は第３図の割算回路の詳細な回
路構成図、第５図は第３図のＡ／Ｄ変換器の詳細な回路
構成図、第６図は本発明の他の実施例に係る割算回路の
詳細な回路構成図である。 １１・・・光源、１２・・・白色反射板、１３・・・
ミラー、１４・・・ レンズ、１５・・・固体イメージ
センサ、１６・・・スイッチ、１７．３４・・・Ａ／Ｄ
変換器、１８・・・ディジタルメモリ、１９・・・原稿
、２０・・・割算回路、２１゜２２・・・反転増幅器、
２３・・・Ｄ／Ａ変換器、３１・・・直流再生回路、３
２・・・割算回路、３３・・・地肌検出器、３５・・・
ＲＡＭ。 第１図 第２図 （Ａ） ５ （Ｂ） ／ｅ 第３図 第４図 第５図 □−〇 一一一〇 第 ６ 図 ２ ７ ｂ。
Claims (1)
- 【特許請求の範囲】 （１） 原稿読取装置の画像読取位置に配置された白色
反射板と、この白色反射板から読取られた両信号をＡ／
Ｄ変換するＡ／Ｄ変換器と、このＡ／Ｄ変換器でディジ
タル値に変換されたシェーディング特性を記憶するディ
ジタルメモリと、このメモリに記憶されたシェーディン
グ特性で画信号を割算する割算回路を備えたシェーディ
ング補正装置において、前記割算回路が、演算増幅器と
、この演算増幅器の出力からその反転入力端へ接続され
た固定負帰還抵抗と、画信号入力端から前記演算増幅器
の反転入力端へ直列接続された複数のビット重みづけら
れた入力抵抗器と、前記複数の入力抵抗器のそれぞれに
並列接続され、前記ディジタルメモリの出力で開閉制御
されるスイッチ素子とを備えていることを特徴とするシ
ェーディング補正装置。 （２、特許請求の範囲第１項記載において、前記割算回
路のビット重みづけされた抵抗器の少なくとも一本は、
スイッチ素子が並列接続されていない状態で、前記演算
増幅器の反転入力端に接続されていることを特徴とする
シェーディング補正装置。 （３）特許請求の範囲第１項又は第２項記載において、
前記割算回路の入力抵抗の各値は、スイッチ素子のオン
時の抵抗を補償した値に選定されていることを特徴とす
るシェーディング補正装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58234296A JPS60126969A (ja) | 1983-12-14 | 1983-12-14 | シェ−ディング補正装置 |
| DE19843445723 DE3445723A1 (de) | 1983-12-14 | 1984-12-14 | Einrichtung zum ausgleichen von schattierungen |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58234296A JPS60126969A (ja) | 1983-12-14 | 1983-12-14 | シェ−ディング補正装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60126969A true JPS60126969A (ja) | 1985-07-06 |
Family
ID=16968764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58234296A Pending JPS60126969A (ja) | 1983-12-14 | 1983-12-14 | シェ−ディング補正装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS60126969A (ja) |
| DE (1) | DE3445723A1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62189869A (ja) * | 1986-02-17 | 1987-08-19 | Murata Mach Ltd | フアクシミリにおけるシエ−デイング補正装置 |
| JPH0226858U (ja) * | 1988-08-06 | 1990-02-21 | ||
| JPH0412756U (ja) * | 1990-05-22 | 1992-01-31 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60263574A (ja) * | 1984-06-12 | 1985-12-27 | Ricoh Co Ltd | 画像読取装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3187323A (en) * | 1961-10-24 | 1965-06-01 | North American Aviation Inc | Automatic scaler for analog-to-digital converter |
| US3800079A (en) * | 1972-12-18 | 1974-03-26 | Ibm | Compensation for a scanning system |
| JPS5579567A (en) * | 1978-12-12 | 1980-06-16 | Ricoh Co Ltd | Shading correction system |
| US4524388A (en) * | 1981-08-11 | 1985-06-18 | Konishiroku Photo Industry Co., Ltd. | Shading correction device |
-
1983
- 1983-12-14 JP JP58234296A patent/JPS60126969A/ja active Pending
-
1984
- 1984-12-14 DE DE19843445723 patent/DE3445723A1/de active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62189869A (ja) * | 1986-02-17 | 1987-08-19 | Murata Mach Ltd | フアクシミリにおけるシエ−デイング補正装置 |
| JPH0445027B2 (ja) * | 1986-02-17 | 1992-07-23 | Murata Machinery Ltd | |
| JPH0226858U (ja) * | 1988-08-06 | 1990-02-21 | ||
| JPH0412756U (ja) * | 1990-05-22 | 1992-01-31 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3445723C2 (ja) | 1988-06-01 |
| DE3445723A1 (de) | 1985-11-07 |
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