JPS62189869A - フアクシミリにおけるシエ−デイング補正装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はファクシミリにおけるシェーディング補正装置
に係り、特にシェーディング補正を機械的にではなく電
気的に行わせるようにしたものに関する。

［従来の技術］ 一般に、ファクシミリにおいて原稿読取用光源として用
いられる蛍光灯は、その長さ方向の中央部と両端部とで
光囲差を有し、両端部が昭い。従って、このような光ω
差を無視して原画の読取りを行うと、得られた画像は両
ａｍ＋が思っぽいものとなってしまう。

そこで、従来は蛍光灯中央部を機械的に覆うことによっ
て減光し、全長に亙って光かの均一化を図ることが行わ
れていた。

しかし、この従来の方式は必ずしも満足のいくものでは
なかった。

［発明が解決しようとする問題点コ 蛍光灯中央部を機械的に覆う従来の方式では、蛍光灯毎
に異なる特性に合わせた光１調整ができないばかりか、
木来持っている光量を減殺してしまうことになるため、
効率が悲く十分なシェーディング補正ができなかった。

したがって、本発明の目的は光Ｄ調整ではなく、光面か
ら得られる画素データのレベル調整を行って確実なシェ
ーディング補正を可能にするファクシミリにおけるシェ
ーディング補正装置を提供することである。

［問題点を解決づるための手段］ 上記目的に沿う本発明は、読み取った主走査方向の標準
白画素データをピーク検出回路に入力してそのピーク値
を予め検出して保持し、このピーク値と再度読み取った
主走査方向の標準白画素データとを減粋器に尋いて差を
取り、主走査方向の白画素補正データを出力し、この補
正データをメモリに記ｆｆｉ覆るとともに、主走査方向
の実際の画素データを読み取るタイミングと同期して記
憶した補正データを読み出し、この読み出した補正デー
タと読み取られる実際の画素データとを加算器に加えて
補正画素データを出力するＪ：うにしたものである。

［作　用］ 予め検出した標準白画素データのビークｆ１と再度読み
取った標Ｑｌ−白画素データとの差を主走査方向に乃っ
て取ることにより、主走査方向の光は特性データが得ら
れ、このデータである白画素補正データを実際の画素デ
ータに加えることにより、蛍光灯の長さ方向の光路特性
に起因して表われる実際の画素データの主走査方向の白
画素レベル変動が修正されて、補正画素データは主走査
方向に亙って、常に、同一の白画素レベルを維持する。

［実施例］ 本発明の実施例を第１図〜第８図に基づいて説明すれば
以下の通りである。

第８図は本発明に係るファクシミリ装置例を示し、図面
右側が受信部、左側が送信部である。送信部において、
２０は載ｎ台上に賀かれる原稿、２１は原稿の有無を検
出する検出センサ、２２は原稿２０を給送する給紙ロー
ラ、２３は給送され　　　゛る原稿を検出する給紙セン
サ、２４は原稿通路２５に沿って原稿を排出する排紙［
１−うである。

この排紙ローラ２４と給紙センサ２３との間の読取部と
なる原稿通路を構成する壁面は、これより標準白画素デ
ータが読み取れるように、白色反射板２６で形成されて
いる。

また、２７は原稿読取用光源としての蛍光灯、２８及び
２９は反射鏡、３０は光電変換装置、そして３１は本装
置の電子部品を実装した回路麩盤である。

第１図は、上記回路基盤３１の一部に組み込まれる画素
データ補正装置１００及びその一部を共有するシェーデ
ィング補正装ｆｆ１１０１例を示したものである。画素
データ補正装置１００は蛍光灯２７の経り的光量変化に
影響を受ける画素データを時間的に補正するものであり
、シェーディング補正装置１．０１は蛍光灯２７の長さ
方向の光但差の影響を受ける画素データを位置的に補正
するものである。

まず、画累データ補正装ｅ１００について説明すると、
これは△Ｄ変換ロ路１．ピーク検出回路２、基ｔ￥電圧
補正回路３から構成されている。

ＡＤ変換回路１はＡＤ変換ｒＡ４とフリツブフロツブく
以下、ＦＦと略称）５とから成る。ＣＯＤなどのイメー
ジセンサからの出力を処理した白黒情報を主体とするア
ナログ画素データがＡＤ変換器４に入りされると、アナ
ログ画素データは１ＣＬＫのダウンエツジのタイミング
で各画素毎に６ビツトのデジタル画素データに変換され
る。変換されたデジタル画素データは、次のアップエツ
ジのタイミングで次段のＦＦ５にラッチされる。

ここで、ＡＤ変換器４は基準電圧ＶＲ入力端子を持って
おり、この基ｒＪｌ電圧ＶＲの値に応じてデジタル変換
量が反比例するようになっている。例えば、第２図に示
す如く、並列比較形ＡＤ変換器で構成されて、アナログ
入力が一定であっても、基準電圧ＶＲの値が大ぎくなれ
ばＨ”となる比較器への数（ここでは全部で６４個ある
）が減ってエンコーダＢからのデジタル出力値が小さく
なり、反対にＶＲの値が小さくなればデジタル出力値が
太き−くなる。ＡＤ変換器４の靭準霜圧ＶＲの初期値は
後述するＶＲｌに設定される。

ピーク検出回路２は、２つのＦＦ６，７と比較器８とか
ら成る。１走査〈１ライン）終了毎に出る１ＣＬを出力
して初段のＦＦ６をリセッ１−シた後、この出力レベル
（当初ゼロ）とＡＤ変換回路１のＦＦ５の出力レベルと
を比較器８の８入力とへ入力とにそれぞれ加えて比較し
、Ａ＞８のときＦＦ６のクロックＴを比較器８から出力
して新しいデジタル画素データのピーク１ｉｆｉ（ＶＰ
）をＦＦ６に記憶する。

例えば、第３図に示すようなデジタル画信号ａがＡＤＤ
換器４のＦＦ５の出ノｊとすると、時間Ａ点にお１ノる
出力レベルＬＡはＬＡ〉０、よってピーク検出回路２の
ＦＦ６に記憶されるピーク値はし八となる。また、８点
におけるレベルはＬＢ＞ＬＡとなり、ＦＦ６の値はＬＢ
となる。このようにしてピーク値を順次更新していき、
１走査中の最も高いピーク値を検出する。なお、第５図
例の場合のピーク値はＬＤどなる。

このようにして検出された１走査中の最も高いピーク値
は、ＩＣＬの１つ手前で出る１丁のタイミングで次段の
ＦＦ７にラッチされ、基準電圧補正回路３に導かれる。

この基ＱＩ−電圧補ｉ［回路３は、比較器９．アップダ
ウンカウンタ１０．ＤＡ変換器１１から成り、ここでは
、ピーク検出回路２で検出したピーク値（ＶＰ）と、上
述した基準電圧の初期値ＶＲＩを形成づる設定値、例え
ば１６進数で３０（シたがって１０進数では４８）とを
比較Ｗ９のへ入力とＢ入力とに加えて比較する。比較結
果がＡ＞８であれば、アップダウンカウンタ１０の値を
１王のタイミングでアップする。逆にＡ＜８であればダ
ウンさせる。アップダウンカウンタ１０のプリセット値
が上述した値である。

アップダウンカウンタ１０の出力はＤＡ変換器１１に加
えられてアナログで取り出され、補正基準電圧として初
段のＡＤＤ換器４の基準電圧入力端子に帰還させる。

このようにして、本実施例の画素データ補正装置は構成
されている。

次に、シェーディング補正装置１０１について説明する
と、これは、上記ＡＤ変換回路１とピーク検出回路２と
から成る共通部５０と、共通部の結果に基づいて演口す
る演算部５１とから構成されている。

演算部５１は、更に減棹器１５と、メモリとしてのＲＡ
Ｍ１６と、加９器１７とから成る。

減算器１５は、これの入力へ及びＢにそれぞれ導かれる
共通部５０の出力となるピーク値と、ＡＤ変換回ｒＲ１
の出力となるデジタル画素データとの差（Ａ−Ｂ）を求
めて画素補正データを出力する。

ＲＡＭ１６は、原稿の読取りを開始する１ｔＩｉＩに、
１画素につき１クロック発生するＲ／Ｗクロックのリー
ドクロックによって、アドレス発生回路１８からのアド
レスに応じて、減算器１５の画素補正データを１ライン
分順次記ｔ！１する。また、原稿の読取り時に、メモリ
データの出力イネーブル（ＭＤ　　ＯＥ）信号を出すと
共に、同様に１画素につき１クロック発生するＲ／Ｗり
Ｏツクのライトクロックによって記憶した画素補正デー
タを順次読み出ず。

ＪＪＩＩ　Ｈ器１７は、その人力Δ及びＢにそれぞれ供
給されるＲＡＭ出力と△Ｄ変変目回路出力和（Ａ＋８）
を求めて補正画素データを出力する。

このようにして、本実施例のシェーディング補正装置は
構成されている。

さて、上記のような構成において、まず、画素データ補
正装〃の作用について説明づる。第６図に示す如く、蛍
光灯がＯＮすると光Ｄが面数増加していくので、ＡＤＤ
換器４に入力される黒白アナログ画素データの“Ｈ”レ
ベルで表わされる自情報のレベルもそれに伴って上野し
ていく。したがって、安定期の白情報レベルは初期より
も当然大きくなる。このため、初期のアナログ画素デー
タのピーク値よりもかなり高くなるように基準電圧ＶＲ
の初期値ＶＲ１を予め設定しておく。なお、へ〇変ｊＩ
！に器４はここでは基準電圧ＶＲの３／４の値のアナロ
グ入力が入るとき、４８Ｖのデジタル出力を出すように
なっている。

例えば、第４図（ａ）に示す如く、このＪ：うな初期値
ＶＲ１（＝４８ΔＲ）を設定されたＡＤ変換回路１に３
／４Ｒ１よりも小さい１走査分のアナログ画素データイ
が入力されると、そのデジタル出力は、第４図（ｂ）に
承り如くなって、ピーク検出回路２で検出されるピーク
ゼ１はＶＰＩ＜４８となるから、ＡＤ変換回路１に帰還
される次の走査のための補正基準電圧はＶＲ２＝ＶＲ１
−ΔＲに減少する。ここで、右辺のΔＲはアップダウン
カウンタ１０のカウントダウンにより減少するＤＡ変換
器１１の減少分であり、最少単位とする。

次の走査のときに、光量の増加に伴ってアナログ画素、
データが口のＪこうに増加しても、３／４ＶＲ２を超え
ていな（プれば、ＡＤ変換回路１のデジタル画素データ
出）ｊのピーク値は、ＶＰ２＜４８の関係は崩れない。

したがって、アップダウンカウンタ１０は更にカウント
ダウンして、基準電圧補正回路３からＶＲ３＝ＶＲ２−
ΔＲを出力する。

ぞして、３度目の走査のとぎ、始めてアナログ画素デー
タへが３／４ＶＲ３よりも高くなると、デジタル画素デ
ータのピーク値はＶＰ３＞４８と逆転する。したがって
、アップダウンカウンタ１０はカウントアツプして、基
準電圧補正回路３より上記ＶＲ３よりも高いＶＲ４＝　
（ＶＰ２−′ΔＲ）＋ΔＲ＝ＶＲ２を出力する。

このＪ、うにして、ＡＤ変換回路１のデジタル画素デー
タのＨ１１レベルのピーク値は４８Ｖに近づいてゆき、
光Ｄ不足に起因する白情報レベルの低下を補う。

実際には、第５図にポリように、各走査ｆムに上記補正
を何回か繰り返すことにより、デジタル画素データのピ
ーク値を１１８Ｖに落ち着かせる。即ら、光量の増加に
伴ってピーク電圧ｖＰが漸次減少するように（第５図（
ａ））、補正Ｉｔ　ＱＬ電圧ＶＲは増加していき（第５
図（ｂ））　、図示するように、場合によって補正が行
き過ぎて上記Ｖ　Ｐがｌ１８Ｖよりも小さくなったとき
にも補正基準電圧は減少して同様に上記ＶＰを４８Ｖに
近づける。

このように上記装置によれば、ＡＤ変換器４に入力され
るアナログ画信号の１走査分のピーク電圧ｖＰを検出し
、これを一定のレベルＶＲ１と比較し、ＶＰ＞ＶＲｌで
あレバＡ　Ｄ変Ｉ！ｉ！！ＭＡ　４　ｒｖ　＆（ｒａｔ
。

電圧ＶＲを増加補正してピーク電圧ｖＰを設定値に近づ
け、逆に、ＶＰ＜ＶＲｌであれば基準電圧を減少補正さ
せることによりＶＰを設定値に近づ番）るという、一種
の自動利１８　Ｉ制御を行う。このため、光量の紅時的
変化に関わらず、常にレベル的に安定したデジタル画信
号を得ることができる。

したがって、後に行われるしきい値レベルによる白黒の
２値化が適正化される。

また、ＭＱＬ電圧の補正をアップダウンカウンタのカラ
ンＩ・出力に基づく最少単位団で行っているため、補正
過程でのデジタル画信号のレベル変動を最少に抑えるこ
とができる。

次にシェーディング補正装置１０１の作用について説明
する。

原稿２０を載置台上に置くと検出センサ２１が原稿を検
出し、これにより給紙ローラ２２が回転して１枚の原稿
のみを給送する。この原稿２０の先端が給紙セン１ノ２
３に達したとぎ給紙ローラ２２の回転が停止し、相手方
の受ｆｆｉ　ｔｊｌとのハンドシェイクが行われる。ハ
ンドシェイクが終了して原稿の読取りを開始可る直前に
読取部の白色反射板２６の表面がまず１走査され、この
面の１ライン分の標準アナログ白画素データが共通部５
０に導かれ、ここでデジタル化され、そのピーク値が検
出されてピーク検出回路２のＦＦ７にラッチされる。こ
のＦＦ７にラッチされたピーク値が、第７図（ａ）のＶ
Ｐｏであり、蛍光灯の長さ方向にお番プる最人光ｆｆｉ
発生位置上に表われる。

次の１走査で、再度１ライン分の標準アナログ白画素デ
ータを逐次読み取って△Ｄａ換回路１よリデジタル白画
素データＶを得る（第７図（ａ）のＶ）。このデジタル
白画素データと、先に検出してラッチしであるピーク値
とが減算器１５の入力に供給されて、求められた１ライ
ン分の白画素補正データ（第７図（ｂ））が１画素毎に
ＲＡＭ１６に読み込まれ記憶される。この記憶内容が、
蛍光灯の長さ方向における光１差を修正するデータとな
り、このデータは送信が終了するまで保持しても、ある
いは１枚の原稿の読取り終了毎に更新してもよい。

原稿の読取りが開始されると、実際のデジタル画素デー
タがΔＤ変換回路１から１画素単位で取り出されて加算
器１７の８入力に供給されると其に、これに同期してＲ
ＡＭ１６出力の白画素補正データが１画素単位でへ入力
に供給される。したがって、加算器１７からは蛍光灯の
長さ方向における光量差を補正して１ラインに亙る画素
データの白レベルを上記ピーク（ａＶＰｏにほぼ揃えた
補正デジタル画素データが得られる。

このように、上記装置によれば白画素データのピーク値
を検出して白データを読み、ピーク値と白データとの差
を１画素毎にＲＡＭに記憶させて実際のデータと加を卆
するように構成したことにより、光量差に起因する蛍光
灯の長さ方向のシェーディング補正を適正に行うことが
できる。また、ピーク値を固定しておくのではなく、原
稿を読むに先立ってその都度白画素データからピーク値
を検出するので、杆部変化する蛍光灯の特性に合わせた
常に正しい補正が可能となる。更に、ピーク値を基準に
して補正するので、蛍光灯の最高光量が生かされ、効率
が最大限発揮される。

かくして、画素データ補正１ａ及びシェーディング補正
装置は、上述したような時間的補正ど位置的補正とを個
々に行うが、本実施例では、特にこの詞装賀を１つの装
置にまとめたので、デジタル画素データに対して時間的
補正と位置的補正を同時に行うことができ、イの結東質
の高いファクシミリ画像を（ｑることができる。

［発明の効果１ 以上要するに本発明によれば、光ｓ　４５性データとな
る白画素補正データによって実際の画素データを修正す
るように構成したことにＪ：す、蛍光灯の長さ方向にお
ける構造上の光量ムラのみならず、細かな光量のムラを
も十分に吸収でき、確実なシェーディング補正が可能と
なるという優れた効果を発揮する。

【図面の簡単な説明】

第１図は本発明の一実施例に係るファクシミリにおける
シェーディング補正装置を含んだ複合補正装置のブロッ
ク構成図、第２図は第１図の装置のＡＤ変換器の回路構
成図、第３図は第１図の装置のピーク検出回路の機能説
明図、第４図及び第５図は第１図の画素データ補正装置
の作動説明図、第６図は原稿読取用蛍光灯の光面時間特
性図、第７図は第１図のシェーディング補正装置の作ｖ
Ｊ説明図、第８図は本発明が適用されるファクシミリ装
置本体の断面図である。 図中、２はピーク検出回路、１５は減算器、１６はメモ
リとしてのＲＡＭ、１７は加ｎ器、１０１はシェーディ
ング補正装置である。

Claims (1)

【特許請求の範囲】
1. 主走査方向の標準白画素データのピーク値を検出して保
   持するピーク検出回路と、上記ピーク値と再度読み取ら
   れる主走査方向の標準白画素データとの差を求めて主走
   査方向の白画素補正データを出力する減算器と、上記補
   正データを記憶し、主走査方向の画素データを読み取る
   タイミングと同期して上記補正データを読み出すメモリ
   と、上記補正データを読み取られる実際の画素データに
   加えて補正画素データを出力する加算器とを備えたこと
   を特徴とするファクシミリにおけるシェーディング補正
   装置。