JPS60124182A - ス−パ−インポ−ズ制御回路 - Google Patents
ス−パ−インポ−ズ制御回路Info
- Publication number
- JPS60124182A JPS60124182A JP58232399A JP23239983A JPS60124182A JP S60124182 A JPS60124182 A JP S60124182A JP 58232399 A JP58232399 A JP 58232399A JP 23239983 A JP23239983 A JP 23239983A JP S60124182 A JPS60124182 A JP S60124182A
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- JP
- Japan
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- display
- cpu
- section
- timing generating
- timing
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＣＲＴなどの画面に表示する文字図形等のデー
々卒２外部からの画像信号にスーパーインポーズする画
面表示制御回路に関するものである。
々卒２外部からの画像信号にスーパーインポーズする画
面表示制御回路に関するものである。
従来例の構成とその問題点
第１図は従来のスーパーインポーズ制御回路の構成の一
例を示すブロック図である１、第１図において、（１）
はＣＲＴなどの画面表示装置に表示する文字図形等に関
するｆｊＸ報を格納する記憶部、（２１は記憶部（１）
に文字図形等に関する表示データの書き込みまたは読み
出しを行なうＣＰＵ、（３＋は記ｔＨ部（１）に格納さ
れている文字図形等番ζ関する情朝を順次読み出して画
面表示装置へスーパーインポーズ信相を送り出す表示制
御部ｌ！、（４）は記憶部（１）に対してＣＩ’Ｕ （
２１および表示制御部（３］からのデータの書き込みま
たは読み出しに必要なタイミングを発生ずるタイミング
発生部、（５）はｌＡ部からの同門（謡号と表示制御部
（３）からの信号によりタイミング発注部（４）の動作
を制御するタイミング発生硬制御部である。
例を示すブロック図である１、第１図において、（１）
はＣＲＴなどの画面表示装置に表示する文字図形等に関
するｆｊＸ報を格納する記憶部、（２１は記憶部（１）
に文字図形等に関する表示データの書き込みまたは読み
出しを行なうＣＰＵ、（３＋は記ｔＨ部（１）に格納さ
れている文字図形等番ζ関する情朝を順次読み出して画
面表示装置へスーパーインポーズ信相を送り出す表示制
御部ｌ！、（４）は記憶部（１）に対してＣＩ’Ｕ （
２１および表示制御部（３］からのデータの書き込みま
たは読み出しに必要なタイミングを発生ずるタイミング
発生部、（５）はｌＡ部からの同門（謡号と表示制御部
（３）からの信号によりタイミング発注部（４）の動作
を制御するタイミング発生硬制御部である。
（（イ）はスーパーインポーズ制御回路から出力さｒす
る文字図形等のスーパーインポーズ信号の出力タイミン
グを知らせる外部同期信号、（ロ）は表示ル１１０部（
３）からタイミング発生部制御部（５）へ画面表示が完
了したことを示す表示完了信号、（ハ）はタイミング発
生部制御部（５）からタイミング発生部（４）へタイミ
ング信号の発生回路の動作および停止を指示するタイミ
ング発生部制御償けである。
る文字図形等のスーパーインポーズ信号の出力タイミン
グを知らせる外部同期信号、（ロ）は表示ル１１０部（
３）からタイミング発生部制御部（５）へ画面表示が完
了したことを示す表示完了信号、（ハ）はタイミング発
生部制御部（５）からタイミング発生部（４）へタイミ
ング信号の発生回路の動作および停止を指示するタイミ
ング発生部制御償けである。
以上の様に構成さねた従来のスーパーインポーズ制御回
路のり１作を第１図とｍ２Ｍに従って説明する。第２図
（イ）（（２）（ハ）はそれぞれ第１図（イ）（吻（ハ
）の信号の動作タイミング図である。まず、第２図（イ
）の（ａ）点で、外部同期信号がスーパーインポーズ信
号の出力タイミングを知らせると、タイミング発生部制
御部（５）は（ハ）を′″動動作状状態し、タイミング
発生部（４）はタイミング発生動作を開始する。さらに
タイミング発生部（４）からの信号により、表示制御部
（３）も表示動作を開始し、記憶部（１）の文字図形等
のデータを読み出しスーパーインポーズ信号として文字
図形等のデータを出力する。
路のり１作を第１図とｍ２Ｍに従って説明する。第２図
（イ）（（２）（ハ）はそれぞれ第１図（イ）（吻（ハ
）の信号の動作タイミング図である。まず、第２図（イ
）の（ａ）点で、外部同期信号がスーパーインポーズ信
号の出力タイミングを知らせると、タイミング発生部制
御部（５）は（ハ）を′″動動作状状態し、タイミング
発生部（４）はタイミング発生動作を開始する。さらに
タイミング発生部（４）からの信号により、表示制御部
（３）も表示動作を開始し、記憶部（１）の文字図形等
のデータを読み出しスーパーインポーズ信号として文字
図形等のデータを出力する。
次に、表示制御部（３）は、１つの夕■部同期信号に対
応する一連の表示動作を完ｒすると、タイミング発生部
制御部（５）に対して、ｉｚ図（（ロ）の（ｂ）点の様
に表示完了信号（ロ）を発生する。この結果、タイミン
グ光生部制Ｓ・０１部（５）はタイミング発生部制御信
号（ハ）を１停止ｌ状１害にし、タイミング発生部（４
）はタイミング発生σＶ（作を停止する。タイミング発
生部（４）は次のｌＡ部同期憤号が来る迄は９止状態と
なる。
応する一連の表示動作を完ｒすると、タイミング発生部
制御部（５）に対して、ｉｚ図（（ロ）の（ｂ）点の様
に表示完了信号（ロ）を発生する。この結果、タイミン
グ光生部制Ｓ・０１部（５）はタイミング発生部制御信
号（ハ）を１停止ｌ状１害にし、タイミング発生部（４
）はタイミング発生σＶ（作を停止する。タイミング発
生部（４）は次のｌＡ部同期憤号が来る迄は９止状態と
なる。
以上の一連の動作により、従来のスーツ（−インポーズ
制御回路は、外部同期信号に同期してスーツマーインポ
ーズ信号を出力する。この動作の間に、ＣＰＵ （２１
は記１点部（１）にデータの書き込みまたは読み出しを
行なう。ＣＰＵ （２）と表示制御部（３）の記憶部（
１）に対するアクセスは非同期に発生するため、タイミ
ング発生部（４）で時間配分して記憶部（１）ｌこアク
セスを行なう。従って、ＣＰＵ （２＋も表示制御部（
３）も、タイミング発生部（４）が発生したタイミング
信号により記憶！＜１１をアクセスするｔこめ、タイミ
ンク゛発生部（４）が動作を停止している間はＣＰＵ
（２１の記憶部（１）へのアクセスも禁止される。この
よう番と、以上のような構成においては、タイミング発
生部（４） ｂ：動作を停止している間は、ＣＰＬＪ
（２１が記ｔｊ部（旧こ対してアクセスできないため、
使用効率が悪くなるという問題点をイイしていた。特に
、記憶部（１ンの一部をＣＰＵ （２１の主記憶部とし
た構成をもつシステムにおいては、ＣＰＵの実行効率と
いう点から重大な問題点となっていた。さらに、記憶部
（１）に対して、ミニフロ１．ビディスクなどから、Ｃ
ＰＵを経由して高速にデータを転送する場合など、転送
元や転送先に一時停止（ウェイト）をかけられない場合
薯こもデータロス等の重大な問題が発生してし）だ。
制御回路は、外部同期信号に同期してスーツマーインポ
ーズ信号を出力する。この動作の間に、ＣＰＵ （２１
は記１点部（１）にデータの書き込みまたは読み出しを
行なう。ＣＰＵ （２）と表示制御部（３）の記憶部（
１）に対するアクセスは非同期に発生するため、タイミ
ング発生部（４）で時間配分して記憶部（１）ｌこアク
セスを行なう。従って、ＣＰＵ （２＋も表示制御部（
３）も、タイミング発生部（４）が発生したタイミング
信号により記憶！＜１１をアクセスするｔこめ、タイミ
ンク゛発生部（４）が動作を停止している間はＣＰＵ
（２１の記憶部（１）へのアクセスも禁止される。この
よう番と、以上のような構成においては、タイミング発
生部（４） ｂ：動作を停止している間は、ＣＰＬＪ
（２１が記ｔｊ部（旧こ対してアクセスできないため、
使用効率が悪くなるという問題点をイイしていた。特に
、記憶部（１ンの一部をＣＰＵ （２１の主記憶部とし
た構成をもつシステムにおいては、ＣＰＵの実行効率と
いう点から重大な問題点となっていた。さらに、記憶部
（１）に対して、ミニフロ１．ビディスクなどから、Ｃ
ＰＵを経由して高速にデータを転送する場合など、転送
元や転送先に一時停止（ウェイト）をかけられない場合
薯こもデータロス等の重大な問題が発生してし）だ。
発明の目的
本発明の目的は、ＣＰＵから、表示装置に表示する文字
図形に関する情報を格納する記憶部へのアクセスを、効
率よく行なえるスーパーインポーズ制御回路を提供する
ことである。
図形に関する情報を格納する記憶部へのアクセスを、効
率よく行なえるスーパーインポーズ制御回路を提供する
ことである。
発明の構成
上記目的を達成するために、本発明のスーパーインポー
ズ制御回路は、ＣＲＴなどの画面表示ｖ：：５へ表示す
るデータを格納する記憶部と、前記記憶部にデータの書
き込みまたは読み出しを行なうＣＰＵと、前記記憶部の
データを読み出して画面表示装置へ表示データを送り出
す表示制御部と、前ｗ１ ｒｎＷ＋ ３＋ し ｒｖ？
１＋＋ ’ｌコ」式÷Ｐ牛ＩＩ ｉｌｌ ｍζ−ｈｓ
Ｃ−、／Ｉ）Ｎｉｌ Ｐ Ｐイ合 宮Ｅへのアクセスに
必要なタイミングを発生するＣＰＵタイミング発生部お
よび表示タイミング発生部と、り）部からの同期信号と
前記表示制御部からの（言号によｈ ＣＰＵタイミング
発生部とｍ１記表示タイミング発生部の動作を制御する
タイミング発生部制御部とを具備する構成にしたもので
あり、これＣζより、ＣＰＵから、表示装置に表示する
文字図形等１と関する情報を格納する記憶部へのアクセ
スを、ジＶ常に効率よく行なえる。
ズ制御回路は、ＣＲＴなどの画面表示ｖ：：５へ表示す
るデータを格納する記憶部と、前記記憶部にデータの書
き込みまたは読み出しを行なうＣＰＵと、前記記憶部の
データを読み出して画面表示装置へ表示データを送り出
す表示制御部と、前ｗ１ ｒｎＷ＋ ３＋ し ｒｖ？
１＋＋ ’ｌコ」式÷Ｐ牛ＩＩ ｉｌｌ ｍζ−ｈｓ
Ｃ−、／Ｉ）Ｎｉｌ Ｐ Ｐイ合 宮Ｅへのアクセスに
必要なタイミングを発生するＣＰＵタイミング発生部お
よび表示タイミング発生部と、り）部からの同期信号と
前記表示制御部からの（言号によｈ ＣＰＵタイミング
発生部とｍ１記表示タイミング発生部の動作を制御する
タイミング発生部制御部とを具備する構成にしたもので
あり、これＣζより、ＣＰＵから、表示装置に表示する
文字図形等１と関する情報を格納する記憶部へのアクセ
スを、ジＶ常に効率よく行なえる。
実唯例の説明
以下本発明の一実施例について、図面を参照しながら説
明する。第３図は本発明の一実施例（ζオづけるスーパ
ーインポーズ制御回路のブロック図である。第３図にお
いて、（１）はＣＲ’ｒなどの画面表示装置に表示する
文字図形等にｔｆ目する情報を格Ｗ」する記憶部、（２
）は記憶部（１）に文字図形等に］力する表示データの
書き込みまたは読み出しを行なうｃｐｕ １（３）は記
憶部（１）に格納されても）る文字図形′８に１局する
情卸を順次読み出して岬面表示装置へスーツマーインポ
ーズ信号を送り出す表示制御γ＄、（６）１ま記１ｆ３
部（１）に対してＣＰＵ （２１からのデータの書き込
みおよび読み出しに必要なタイミングを発生するＣＰＵ
タイミング発生部、（７）は記憶部（１）に対して表示
制御部（３）からのデータの読み出しに必要なタイミン
グを発生する表示タイミング発生部、（５）は外部から
の同期４８号と表示制御部（：すからの４８号により、
ＣＰＵタイミング発生部（６）と表示タイミング発生部
（７）の動作を制御するタイミング発生部制御部である
。（イ）はスーパーインポーズ制御回路から出力される
文字図形等のスーパーインポーズ信号の出力タイミング
を知らせる外部同期信号、（ロ）は表示制御部（３）か
らタイミング発生部制御部（５）へ画面表示が完了した
ことを示す表示完了（ｔ−ｉ Ｕ１ｅ→に）はそれぞれ
表示タイミング発生部（７）とＣＰＵタイミング発生部
（６）に対して、タイミング信５ｇの発生回路の動作お
よび停止を指示するタイミング発生部制御信号である。
明する。第３図は本発明の一実施例（ζオづけるスーパ
ーインポーズ制御回路のブロック図である。第３図にお
いて、（１）はＣＲ’ｒなどの画面表示装置に表示する
文字図形等にｔｆ目する情報を格Ｗ」する記憶部、（２
）は記憶部（１）に文字図形等に］力する表示データの
書き込みまたは読み出しを行なうｃｐｕ １（３）は記
憶部（１）に格納されても）る文字図形′８に１局する
情卸を順次読み出して岬面表示装置へスーツマーインポ
ーズ信号を送り出す表示制御γ＄、（６）１ま記１ｆ３
部（１）に対してＣＰＵ （２１からのデータの書き込
みおよび読み出しに必要なタイミングを発生するＣＰＵ
タイミング発生部、（７）は記憶部（１）に対して表示
制御部（３）からのデータの読み出しに必要なタイミン
グを発生する表示タイミング発生部、（５）は外部から
の同期４８号と表示制御部（：すからの４８号により、
ＣＰＵタイミング発生部（６）と表示タイミング発生部
（７）の動作を制御するタイミング発生部制御部である
。（イ）はスーパーインポーズ制御回路から出力される
文字図形等のスーパーインポーズ信号の出力タイミング
を知らせる外部同期信号、（ロ）は表示制御部（３）か
らタイミング発生部制御部（５）へ画面表示が完了した
ことを示す表示完了（ｔ−ｉ Ｕ１ｅ→に）はそれぞれ
表示タイミング発生部（７）とＣＰＵタイミング発生部
（６）に対して、タイミング信５ｇの発生回路の動作お
よび停止を指示するタイミング発生部制御信号である。
第４図の（イ）（→（ハ）に）はそれぞね第３図の（イ
）（ロ）（ハ）に）の信号の動作タイミング図である。
）（ロ）（ハ）に）の信号の動作タイミング図である。
第３図において、表示制御部（３）が記憶部（１）のデ
ータを外部同期信号（イ）に同期して読み出してスーパ
ーインポーズ信号を出力する動作は、従来例と全く同じ
であるため、説明は省略する。ＣＰＵ （２＋が記憶部
（１）に対してデータの書き込みまたは読み出しを行な
う時、ＣＰＵタイミング発生部（６）で発生した信号を
使用する。表示制御部（３）が表示を完了して、第４図
（ｃｌ）の（ｂ）点で表示タイミング発生部（７）が動
作を停止しても、ＣＰＵタイミング発生部（６）は動作
状態のままである。そして、第４図（イ）の（Ｃ）点で
外部同期信号が入力されると、表示タイミング発生部（
７）は再び動作を開始する。この時、ＣＰＵタイミング
発生部（６）はタイミング発生部制御部（５）からの信
号に）により、一時停止し、表示タイミング発生部（７
）と同期がとられてすぐ動作を開始する。第４図に）に
示す様に、ＣＰＵタイミング発生部（６）は、外部同期
信号が入力した直後に、タイミング発生の１サイクル程
度の短い開停止するだけで、その他ではずっと動作を続
ける。以上の様に本実施例によれば、スーパーインポー
ズ制御回路において、ＣＰＵから、文字図形等のデータ
記憶部に刻してほとんど待ち時間（ウェイト）なしに、
非常に効率の良い書き込みまたは読み出しが実現できる
。
ータを外部同期信号（イ）に同期して読み出してスーパ
ーインポーズ信号を出力する動作は、従来例と全く同じ
であるため、説明は省略する。ＣＰＵ （２＋が記憶部
（１）に対してデータの書き込みまたは読み出しを行な
う時、ＣＰＵタイミング発生部（６）で発生した信号を
使用する。表示制御部（３）が表示を完了して、第４図
（ｃｌ）の（ｂ）点で表示タイミング発生部（７）が動
作を停止しても、ＣＰＵタイミング発生部（６）は動作
状態のままである。そして、第４図（イ）の（Ｃ）点で
外部同期信号が入力されると、表示タイミング発生部（
７）は再び動作を開始する。この時、ＣＰＵタイミング
発生部（６）はタイミング発生部制御部（５）からの信
号に）により、一時停止し、表示タイミング発生部（７
）と同期がとられてすぐ動作を開始する。第４図に）に
示す様に、ＣＰＵタイミング発生部（６）は、外部同期
信号が入力した直後に、タイミング発生の１サイクル程
度の短い開停止するだけで、その他ではずっと動作を続
ける。以上の様に本実施例によれば、スーパーインポー
ズ制御回路において、ＣＰＵから、文字図形等のデータ
記憶部に刻してほとんど待ち時間（ウェイト）なしに、
非常に効率の良い書き込みまたは読み出しが実現できる
。
発明の効果
以上の説明から明らがなように、本発明は、スーパーイ
ンポーズ制御回路において、文字図形等の情報を記１意
する記憶部へのＣＰＵおよび表示制御部からのアクセス
に対応するために、ＣＰＵタイミング発生部と表示タイ
ミング発生部の２つのタイミング発生部をそれぞれ独立
に設けることにより、ＣＰＵからデータ記憶部に対して
ほとんど待ち時間なしに非常に効率よく書き込みまたは
読み出しが行なえるという優れた効果が帽らゎる。その
効果により、特に文字図形等の情報を記憶する記憶部の
一部を主記憶部とした４Ｍｆｆ１をもつシステムにおい
ては、ＣＰＵのこの記憶部へのアクセスの頻度が高いた
めに、ＣＰＵの実行効率という点がら優れた効果をもた
らす。さらに、この記憶部に対して、ミニフロッピディ
スクなどから、ＣＰＵを経由して高速にデータを転送す
る場合など、転送元や転送先に長時間の一時停止（ウェ
イト）をかけられない場合にも、本発明の回路を用いれ
ば、問題なく転送できるという優れた効果が得らねる。
ンポーズ制御回路において、文字図形等の情報を記１意
する記憶部へのＣＰＵおよび表示制御部からのアクセス
に対応するために、ＣＰＵタイミング発生部と表示タイ
ミング発生部の２つのタイミング発生部をそれぞれ独立
に設けることにより、ＣＰＵからデータ記憶部に対して
ほとんど待ち時間なしに非常に効率よく書き込みまたは
読み出しが行なえるという優れた効果が帽らゎる。その
効果により、特に文字図形等の情報を記憶する記憶部の
一部を主記憶部とした４Ｍｆｆ１をもつシステムにおい
ては、ＣＰＵのこの記憶部へのアクセスの頻度が高いた
めに、ＣＰＵの実行効率という点がら優れた効果をもた
らす。さらに、この記憶部に対して、ミニフロッピディ
スクなどから、ＣＰＵを経由して高速にデータを転送す
る場合など、転送元や転送先に長時間の一時停止（ウェ
イト）をかけられない場合にも、本発明の回路を用いれ
ば、問題なく転送できるという優れた効果が得らねる。
第１図は従来のスーパーインポーズ制御回路のブロック
図、第２図は従来のスーパーインポーズ制ｆｆ１１回路
の動作を示すタイミング図、第８図は本発明の一実施例
におけるスーパーインポーズ制御回路のブロック図、第
４「りは本発明の一実施例におけるスーパーインポーズ
制御回路の動作を示すタイミング図である。 （１）−＝記’ｉｅ部、（２１＝・ＣＰＵ、（３）＝表
示制御部、（５）・・・タイミング発生部制御部、（６
）・・・ＣＰＵタイミング発生部、（７）・・・表示タ
イミング発生部、（イ）・・・外部同期信号、（ロ）・
・・表示完了信号、（ハ）可表示タイミング発生部制御
信号、に）・・ＣＰＵタイミング晃牛部制御信号 代理人 森本義弘
図、第２図は従来のスーパーインポーズ制ｆｆ１１回路
の動作を示すタイミング図、第８図は本発明の一実施例
におけるスーパーインポーズ制御回路のブロック図、第
４「りは本発明の一実施例におけるスーパーインポーズ
制御回路の動作を示すタイミング図である。 （１）−＝記’ｉｅ部、（２１＝・ＣＰＵ、（３）＝表
示制御部、（５）・・・タイミング発生部制御部、（６
）・・・ＣＰＵタイミング発生部、（７）・・・表示タ
イミング発生部、（イ）・・・外部同期信号、（ロ）・
・・表示完了信号、（ハ）可表示タイミング発生部制御
信号、に）・・ＣＰＵタイミング晃牛部制御信号 代理人 森本義弘
Claims (1)
- １、ＣＲＴなどの画面表示装置へ表示するデータを格納
する記憶部と、ｆｉｊｌ記記憶部にデータの書き込みま
たは読み出しを行なうＣＰＵと、前記記憶部のデータを
読み出して画面表示装置へ表示データを送り出す表示制
御部と、前記ＣＰＵおよび前記表示制御部からの前記記
憶部へのアクセスに必要なタイミングを発生するＣ１）
Ｕタイミング発生部および表示タイミング発生部と、外
部からの同期信号と前記表示制御部からの信号によりＣ
Ｐυタイミング発生部と表示夕・ｆミング発生部の動作
を制御するタイミング発生部制御部とを具備するスーパ
ーインポーズ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58232399A JPS60124182A (ja) | 1983-12-08 | 1983-12-08 | ス−パ−インポ−ズ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58232399A JPS60124182A (ja) | 1983-12-08 | 1983-12-08 | ス−パ−インポ−ズ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60124182A true JPS60124182A (ja) | 1985-07-03 |
Family
ID=16938630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58232399A Pending JPS60124182A (ja) | 1983-12-08 | 1983-12-08 | ス−パ−インポ−ズ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60124182A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62271567A (ja) * | 1986-05-20 | 1987-11-25 | Matsushita Electric Ind Co Ltd | テレビジヨン受像機 |
-
1983
- 1983-12-08 JP JP58232399A patent/JPS60124182A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62271567A (ja) * | 1986-05-20 | 1987-11-25 | Matsushita Electric Ind Co Ltd | テレビジヨン受像機 |
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