JPS60121812A - ディジタル信号のノイズ・フィルタ回路 - Google Patents
ディジタル信号のノイズ・フィルタ回路Info
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- JPS60121812A JPS60121812A JP22919883A JP22919883A JPS60121812A JP S60121812 A JPS60121812 A JP S60121812A JP 22919883 A JP22919883 A JP 22919883A JP 22919883 A JP22919883 A JP 22919883A JP S60121812 A JPS60121812 A JP S60121812A
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- terminal
- circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ディジタル信号のノイズ・フィルタ回路に関
し、とくにＩ−Ｃ化が容易なディジタル回路により構成
されたディジタル信号のノイズ・フィルタ回路に関する
。
し、とくにＩ−Ｃ化が容易なディジタル回路により構成
されたディジタル信号のノイズ・フィルタ回路に関する
。
従来技術
ディジタル信号系における雑音除去のため、従来は一種
のアナログ形ローパス・フィルタか使われてきた。しか
し、アナログ回路によるフィルタには、ディジタル信号
のパルス波形の鈍化、ＩＣ化の困難、雑音除去特性の設
計及び調整の困難なとの欠点がある。
のアナログ形ローパス・フィルタか使われてきた。しか
し、アナログ回路によるフィルタには、ディジタル信号
のパルス波形の鈍化、ＩＣ化の困難、雑音除去特性の設
計及び調整の困難なとの欠点がある。
発明の目的
従って、本発明の目的は、ＩＣ化が容易なディジタル回
路によるディジタル信号のノイズ・フィルタ回路を提供
することにより、従来技術の上記欠点を解決するにある
。
路によるディジタル信号のノイズ・フィルタ回路を提供
することにより、従来技術の上記欠点を解決するにある
。
発明の構成
−に記［１的を達成するため、本発明によるディジタル
信号のノイズ−フィルタ回路は、それぞれ正出力端子を
有するｎ段の記憶素子と各記憶素子の入力側に接続され
たクロック端子とを有するシフトレジスタ；及び前記ｎ
段の記憶素子の圧出−力端子の全てに接続されたｎ個の
入力端ｆと１個の論理出力端子とを有する正論理積回路
を備えてなる構成を用いる。
信号のノイズ−フィルタ回路は、それぞれ正出力端子を
有するｎ段の記憶素子と各記憶素子の入力側に接続され
たクロック端子とを有するシフトレジスタ；及び前記ｎ
段の記憶素子の圧出−力端子の全てに接続されたｎ個の
入力端ｆと１個の論理出力端子とを有する正論理積回路
を備えてなる構成を用いる。
本発明の好ましい実施例においては、負極性の雑音を確
実に除去するため、−」１記構成のディジタル信号のノ
イズ・フィルタ回路に、前記シフトレジスタの各記憶素
子の前記正出力端子の信号に対する補信号を発生する如
く各記憶素子に設けられた抽出力端子：前記ｎ段の記憶
素子の補出力端子の全てに接続されたｎ個の入力端子と
１個の論理出力端子とを有する補論理積回路：並ひに１
１１ｊ記正・補論理積回路の論理出力端子に接続された
入力端子、クロック信号端子、及び正出力端子を有する
ＪＫフリップフロップ回路を付加してなる構成を用いる
。
実に除去するため、−」１記構成のディジタル信号のノ
イズ・フィルタ回路に、前記シフトレジスタの各記憶素
子の前記正出力端子の信号に対する補信号を発生する如
く各記憶素子に設けられた抽出力端子：前記ｎ段の記憶
素子の補出力端子の全てに接続されたｎ個の入力端子と
１個の論理出力端子とを有する補論理積回路：並ひに１
１１ｊ記正・補論理積回路の論理出力端子に接続された
入力端子、クロック信号端子、及び正出力端子を有する
ＪＫフリップフロップ回路を付加してなる構成を用いる
。
Ｘ亙り
以下、添付図を参照して本発明の詳細な説明する。第１
図の実施例においては、入力端子１かシフトレジスタ２
に接続される。シフトレジスタ２は、それぞれ正出力Ｑ
１、Ｑ２、・・・、Ｑ を有するｎ段の記憶素子３−１
．３−２、・・・、３−ｎより成り、図示実施例では各
記憶素子としてＪＫラフリップロンプ回路が用いられる
。第１段の記憶素子３−１のフリ２．プフロ、プ回路の
Ｊ端子に入力端子ｌの入力信号ＩＮか直接に接続され、
そのに端子には入力信号ＩＮがイン／ヘータ４により反
転された後加えられる。各段の記憶素子フリップフロッ
プ回路のクロック端子ＣＫには、クロック信号５からク
ロック信号ＣＬが加えられる。各段の記憶素子のフリッ
プフロップ回路の正出力端子Ｑ及び補出力端子互は、そ
れぞれ後続記憶素子のフリップフロップ回路の入力端子
Ｊ及びＫにそれぞれ接続される。
図の実施例においては、入力端子１かシフトレジスタ２
に接続される。シフトレジスタ２は、それぞれ正出力Ｑ
１、Ｑ２、・・・、Ｑ を有するｎ段の記憶素子３−１
．３−２、・・・、３−ｎより成り、図示実施例では各
記憶素子としてＪＫラフリップロンプ回路が用いられる
。第１段の記憶素子３−１のフリ２．プフロ、プ回路の
Ｊ端子に入力端子ｌの入力信号ＩＮか直接に接続され、
そのに端子には入力信号ＩＮがイン／ヘータ４により反
転された後加えられる。各段の記憶素子フリップフロッ
プ回路のクロック端子ＣＫには、クロック信号５からク
ロック信号ＣＬが加えられる。各段の記憶素子のフリッ
プフロップ回路の正出力端子Ｑ及び補出力端子互は、そ
れぞれ後続記憶素子のフリップフロップ回路の入力端子
Ｊ及びＫにそれぞれ接続される。
クロック端子を有するＪＫフリップフロ・ンプ回路は、
２つの安定状態を持ち、クロック信号端子ＣＫのレベル
に応し入力端子Ｊ、Ｋにおける高レベルＨ又は低レベル
Ｌの情報を１、第１表の真理値表を晶足する信号として
正出力端子Ｑ及び補出力端子Ｑへ伝達する。しかし、本
発明によるディジタル信号のノイズ・フィルタ回路の第
１図実施例における記憶素子３−１ないし３− ｎは、
クロック信号ＣＬに応答するｎ段の記憶機能と正出力発
生機能とを満足すれば足り、必ずしもＪＫラフリップロ
ンプ回路であることを要しない。
２つの安定状態を持ち、クロック信号端子ＣＫのレベル
に応し入力端子Ｊ、Ｋにおける高レベルＨ又は低レベル
Ｌの情報を１、第１表の真理値表を晶足する信号として
正出力端子Ｑ及び補出力端子Ｑへ伝達する。しかし、本
発明によるディジタル信号のノイズ・フィルタ回路の第
１図実施例における記憶素子３−１ないし３− ｎは、
クロック信号ＣＬに応答するｎ段の記憶機能と正出力発
生機能とを満足すれば足り、必ずしもＪＫラフリップロ
ンプ回路であることを要しない。
第 １ 表
＊は、Ｌ又はＨを示す。
シフトレジスタ２のｎ個の正出力Ｑ１、Ｑ２、・・・Ｑ
は、正論理積回路６の入力となり、その正論理積回路
６の出力は、ディジタル信号のノイズ・フィルタ回路の
出力端子７に接続され同回路の出力信号ＯＵＴとなる。
は、正論理積回路６の入力となり、その正論理積回路
６の出力は、ディジタル信号のノイズ・フィルタ回路の
出力端子７に接続され同回路の出力信号ＯＵＴとなる。
第１図の実施例の作用を説明するに、まず）くルス幅か
クロック・パルス（以下、クロ・ンクという。）の幅（
１／ｆ）のｎ倍以上（ｎはシフトレジスタの段数）であ
るパルス信号が本発明のディジタル信号のノイズ・フィ
ルタ回路を通過することを示す。第２Ａ図において、入
力信号ＩＮがシフトレジスタ２に加えられた後最初のク
ロ１．りＣ１に応して第１段の正出力Ｑ１が発生する。
クロック・パルス（以下、クロ・ンクという。）の幅（
１／ｆ）のｎ倍以上（ｎはシフトレジスタの段数）であ
るパルス信号が本発明のディジタル信号のノイズ・フィ
ルタ回路を通過することを示す。第２Ａ図において、入
力信号ＩＮがシフトレジスタ２に加えられた後最初のク
ロ１．りＣ１に応して第１段の正出力Ｑ１が発生する。
その後のクロックに応じて後続の正出力Ｑ１〜Ｑｎが順
次発生し、クロックＣ１からｎ番目のクロ・ンクＣｎに
応じてシフトレジスタのｎ個の正出力Ｑｌ乃至Ｑｎが正
論理積回路６に加えられ、出力端子７へ出力信号ＯＵＴ
が加えられる。入力信号ＩＮが低レベルＬへ下降した後
最初のクロック、例えばＣ（ｎ＋ｐ）（ｐは、入力信号
ＩＮの長ネによって定まる整数）がシフトレジスタ２に
加えられると、第１段の正出力Ｑ１が消滅するので、１
Ｆ論理積回路６の出力、即ちディジタル信号のノイズ・
フィルタ回路の出力信号ＯＵＴが消滅する。こうして、
入力端子１に加えられる人力信号Ｉ’Ｎがディジタル信
号のノイズ・フィルタ回路を通過し出力信号ＯＵＴとし
て出力端子７に与えられる。
次発生し、クロックＣ１からｎ番目のクロ・ンクＣｎに
応じてシフトレジスタのｎ個の正出力Ｑｌ乃至Ｑｎが正
論理積回路６に加えられ、出力端子７へ出力信号ＯＵＴ
が加えられる。入力信号ＩＮが低レベルＬへ下降した後
最初のクロック、例えばＣ（ｎ＋ｐ）（ｐは、入力信号
ＩＮの長ネによって定まる整数）がシフトレジスタ２に
加えられると、第１段の正出力Ｑ１が消滅するので、１
Ｆ論理積回路６の出力、即ちディジタル信号のノイズ・
フィルタ回路の出力信号ＯＵＴが消滅する。こうして、
入力端子１に加えられる人力信号Ｉ’Ｎがディジタル信
号のノイズ・フィルタ回路を通過し出力信号ＯＵＴとし
て出力端子７に与えられる。
第２Ｂ図を参照して１本発明によるディジタル信号のノ
イズ・フィルタ回路で阻止される雑音の最長幅（以下、
阻止最長幅という。）Ｔを説明する。−・例として、シ
フトレジスタ２は３段とし、特定のクロックＣＯの直後
に人力信号ＩＮがシフトレジスタ２に加えられたとする
。シフトレジスタ２の記憶素子３−１ないし３−３がマ
スタスレーブ形のフリップフロップ回路であると、各記
憶素子の出力変化はクロックのＬからＨへの上ｙ１時に
発生する。仮に、入力信号ＩＮのパルス幅がクロックの
周期Ｔｃ （＝１／ｆ）の玉倍未満であるとすると、第
１の正出力Ｑ１は、第２正出カＱ２とは重なるものの第
３正出力Ｑ３の発生と同時に消滅し、シフトレジスタ２
の３段の正出力が同時に存在することがなく、出力信号
ＯＵＴは発生しない。しかし、入力信号ＩＮのパルス幅
が３Ｔｃ以上であると、第２Ｂ図の点線で示される様に
、シフトレジスタ２のＥ段の正出力が同時に存在し、出
力信号ＯＵＴが発生する。即ち、シフトレジスタ２が３
段である場合には、パルス幅が３Ｔｃ未渦の雑音は本発
明のディジタル信号のノイズ拳フィルタ回路により１１
１１４． 、Ｉｈされるが、雑音のパルス幅が３Ｔｃ以
上であると阻止されない。
イズ・フィルタ回路で阻止される雑音の最長幅（以下、
阻止最長幅という。）Ｔを説明する。−・例として、シ
フトレジスタ２は３段とし、特定のクロックＣＯの直後
に人力信号ＩＮがシフトレジスタ２に加えられたとする
。シフトレジスタ２の記憶素子３−１ないし３−３がマ
スタスレーブ形のフリップフロップ回路であると、各記
憶素子の出力変化はクロックのＬからＨへの上ｙ１時に
発生する。仮に、入力信号ＩＮのパルス幅がクロックの
周期Ｔｃ （＝１／ｆ）の玉倍未満であるとすると、第
１の正出力Ｑ１は、第２正出カＱ２とは重なるものの第
３正出力Ｑ３の発生と同時に消滅し、シフトレジスタ２
の３段の正出力が同時に存在することがなく、出力信号
ＯＵＴは発生しない。しかし、入力信号ＩＮのパルス幅
が３Ｔｃ以上であると、第２Ｂ図の点線で示される様に
、シフトレジスタ２のＥ段の正出力が同時に存在し、出
力信号ＯＵＴが発生する。即ち、シフトレジスタ２が３
段である場合には、パルス幅が３Ｔｃ未渦の雑音は本発
明のディジタル信号のノイズ拳フィルタ回路により１１
１１４． 、Ｉｈされるが、雑音のパルス幅が３Ｔｃ以
上であると阻止されない。
一般に、ｎ段のシフトレジスタを用いた本発明のディジ
タル信号のノイズ・フィルタ回路は、阻止最長幅Ｔ＝
ｎＴｃ （＝ｎ／ｆ）未満のパルス幅の雑音を阻止する
。従って、本発明によれば、阻止すべき雑音のパルス幅
に応してノイズ・フィルタ回路を容易に設計し調整する
ことができる。
タル信号のノイズ・フィルタ回路は、阻止最長幅Ｔ＝
ｎＴｃ （＝ｎ／ｆ）未満のパルス幅の雑音を阻止する
。従って、本発明によれば、阻止すべき雑音のパルス幅
に応してノイズ・フィルタ回路を容易に設計し調整する
ことができる。
、７４２ Ｃ図は、パルス幅の狭い正極性の雑音が入力
信号ＩＮに存在した場合にも、本発明によるディジタル
信号のノイズ・フィルタ回路はこの雑音をＪ：記態様で
阻止し、出力信号ＯＵＴにはその雑音が現われないこと
を示す。
信号ＩＮに存在した場合にも、本発明によるディジタル
信号のノイズ・フィルタ回路はこの雑音をＪ：記態様で
阻止し、出力信号ＯＵＴにはその雑音が現われないこと
を示す。
第２Ｄ図は、木来単−であるディジタル信号が負極性の
雑音ＮＮの存在により見掛上２つのパルス信号に分けら
れ、しかもその２つのパルス信号がいずれも上記の阻止
最長＋１１ｇＴ＝ｎＴｃより長いときは、第１図の実施
例ではその負極性雑音ＮＮを附１１ユすることができず
２つのパルスからなる出力信号ＯＵＴがケえられること
を示す。
雑音ＮＮの存在により見掛上２つのパルス信号に分けら
れ、しかもその２つのパルス信号がいずれも上記の阻止
最長＋１１ｇＴ＝ｎＴｃより長いときは、第１図の実施
例ではその負極性雑音ＮＮを附１１ユすることができず
２つのパルスからなる出力信号ＯＵＴがケえられること
を示す。
第３図は、第２Ｄ図の場合の負極性雑音をも用１トする
実施例を示す。第３図の実施例では、入力端ｆ−１に接
続されるシフトレジスタ２のｎ段の記憶素子３−１．３
−２、・・φ、３−ｎがそれぞれ正出力ＱＱ ・・・、
Ｑ 及び補出力１゛ ２ ｎ 向１、互。、・・・、Ｑｎを有する。この実施例におい
ても、各記憶素子としてＪＫフリップフロップ回路が用
いられる。第１段の記憶素子３−１のフリップフロップ
回路のＪ端子に入力端子１のメカ信号ＩＮが直接に接続
され、そのに端子には人力信号ＩＮがインバータ４によ
り反転された後加えられる。各段の記憶素子のフリンブ
フロップ回路りロンク端子ＣＫには、クロック端ｆ−５
からクロック信号ＣＬが加えられる。各段の記憶素ｆの
フリ・ンプフロツプ回路の正出力端子Ｑ及び補出力端子
Ｑは、それぞれ後続記憶素ｒ−のフリ、ブフロ、ブ回路
の入力端子Ｊ及びＫにそれぞれ接続される。しかし１本
発明によるディジタル信号のノイズ・フィルタ回路の第
３図実施例における記憶素７−３−１ないし３−ｎは、
クロック信号−にＩ厄、答するｎ段の記憶機能と正及び
補出力発生機能とを満足すれば足り、必ずしもＪＫフリ
ンプフロップ回路であることを要しない。
実施例を示す。第３図の実施例では、入力端ｆ−１に接
続されるシフトレジスタ２のｎ段の記憶素子３−１．３
−２、・・φ、３−ｎがそれぞれ正出力ＱＱ ・・・、
Ｑ 及び補出力１゛ ２ ｎ 向１、互。、・・・、Ｑｎを有する。この実施例におい
ても、各記憶素子としてＪＫフリップフロップ回路が用
いられる。第１段の記憶素子３−１のフリップフロップ
回路のＪ端子に入力端子１のメカ信号ＩＮが直接に接続
され、そのに端子には人力信号ＩＮがインバータ４によ
り反転された後加えられる。各段の記憶素子のフリンブ
フロップ回路りロンク端子ＣＫには、クロック端ｆ−５
からクロック信号ＣＬが加えられる。各段の記憶素ｆの
フリ・ンプフロツプ回路の正出力端子Ｑ及び補出力端子
Ｑは、それぞれ後続記憶素ｒ−のフリ、ブフロ、ブ回路
の入力端子Ｊ及びＫにそれぞれ接続される。しかし１本
発明によるディジタル信号のノイズ・フィルタ回路の第
３図実施例における記憶素７−３−１ないし３−ｎは、
クロック信号−にＩ厄、答するｎ段の記憶機能と正及び
補出力発生機能とを満足すれば足り、必ずしもＪＫフリ
ンプフロップ回路であることを要しない。
シフトレジスタ２のｎ個の正出力Ｑ Ｉ、Ｑ２、・−・
Ｑｎは正論理積回路６の入力に加えられ、その補出力Ｑ
Ｑ ・・・、Ｑ は補論理積１’ ２゛ ｎ 回路８に加えられる。正論理積回路６の出力ＯＴ及び捕
論理積回路８の出力ｄ１は、クロック端子を有するＪＫ
フリップフロップ回路９の人力端子Ｊ及びＫにそれぞれ
接続される。ＪＫフリップフロップ回路９は、前記第１
表に示された真理値表を満足するものであり、その正出
力端子−Ｑにおける信号は、ディジタル信号のノイズ・
フィルタ回路の出力端子７に接続され同回路の出力信号
ＯＵＴとなる。
Ｑｎは正論理積回路６の入力に加えられ、その補出力Ｑ
Ｑ ・・・、Ｑ は補論理積１’ ２゛ ｎ 回路８に加えられる。正論理積回路６の出力ＯＴ及び捕
論理積回路８の出力ｄ１は、クロック端子を有するＪＫ
フリップフロップ回路９の人力端子Ｊ及びＫにそれぞれ
接続される。ＪＫフリップフロップ回路９は、前記第１
表に示された真理値表を満足するものであり、その正出
力端子−Ｑにおける信号は、ディジタル信号のノイズ・
フィルタ回路の出力端子７に接続され同回路の出力信号
ＯＵＴとなる。
第３図の実施例の作用を説明する。まず第４Ａ図を参照
して、阻１（１最長幅Ｔ ＝ ｎ Ｔ ｃより長い入力
ディジタル信号ＩＮが伝送されることを示す。
して、阻１（１最長幅Ｔ ＝ ｎ Ｔ ｃより長い入力
ディジタル信号ＩＮが伝送されることを示す。
正論理積回路６の出力ＯＴが、入力信号ＩＮの立１ニリ
からｎ番目のクロックＣｎと（ｎ＋ｐ）番１」のクロ、
りＣ（ｎ＋ｐ）との間で高レベルＨとなることは、第２
Ａ図に関して説明した通りである。補論理積回路８の出
力ＯＴか入力信％ＩＮの先端直後のクロックＣ１とその
後（２ｎ＋ｐ）品目のクロックＣ（２ｎ＋ｐ）との間で
低レベルＬとなることは、第４Ａ図におけるシフトレジ
スタ２の補出力石、ないし互□の極性の変化から明らか
である。
からｎ番目のクロックＣｎと（ｎ＋ｐ）番１」のクロ、
りＣ（ｎ＋ｐ）との間で高レベルＨとなることは、第２
Ａ図に関して説明した通りである。補論理積回路８の出
力ＯＴか入力信％ＩＮの先端直後のクロックＣ１とその
後（２ｎ＋ｐ）品目のクロックＣ（２ｎ＋ｐ）との間で
低レベルＬとなることは、第４Ａ図におけるシフトレジ
スタ２の補出力石、ないし互□の極性の変化から明らか
である。
従って、第１表に示される真理値表を満足するＪＫフリ
、ブフロップ回路９の正出力端子Ｑの信号は、最初はそ
の入力端子Ｊ及びＫのレベルが低レベルＬであるから低
レベルＬにあり、その人ノｊ端子Ｊのレベルが高レベル
Ｈとなるクロ・７りＣｎの次のクロ、りＣ（ｎ＋１）に
応じて初めて高レベルＨとなり、入力端’ｆ Ｊのレベ
ルが低レベルＬとなるクロ、りＣ（ｎ＋ｐ）では入力端
子にのレベルが低レベルＬであるため変化せず、さらに
入力端子Ｋが高レベルＨとなるクロ・ンクＣ（２ｎ＋Ｐ
）の次のクロックＣ（２ｎ＋ｐ＋１）で低レベルとなる
。即ち、本発明によるディジタル信号のノイズ・フィル
タ回路は、最長阻（１−幅より長１．Ｘディジタル信号
を通過させる。
、ブフロップ回路９の正出力端子Ｑの信号は、最初はそ
の入力端子Ｊ及びＫのレベルが低レベルＬであるから低
レベルＬにあり、その人ノｊ端子Ｊのレベルが高レベル
Ｈとなるクロ・７りＣｎの次のクロ、りＣ（ｎ＋１）に
応じて初めて高レベルＨとなり、入力端’ｆ Ｊのレベ
ルが低レベルＬとなるクロ、りＣ（ｎ＋ｐ）では入力端
子にのレベルが低レベルＬであるため変化せず、さらに
入力端子Ｋが高レベルＨとなるクロ・ンクＣ（２ｎ＋Ｐ
）の次のクロックＣ（２ｎ＋ｐ＋１）で低レベルとなる
。即ち、本発明によるディジタル信号のノイズ・フィル
タ回路は、最長阻（１−幅より長１．Ｘディジタル信号
を通過させる。
第４Ｂ図は、最長阻止幅より短い雑音）くルス入力ＩＮ
を本発明によるディジタル信号のノイズ・フィルタ回路
が阻止することを示す。この場合には、第２Ｃ図に示さ
れる様に正論理積回路６の出力ＯＴが常に低レベルＬで
あるから、ＪＫフリ・ンプフロップ回路９の入力端子Ｊ
のレベルが常に低レベルとなり、第１表から明らかな採
にその正出力端子Ｑにおける信号もまた常に低しベＪし
Ｌとなって雑音を阻止する。
を本発明によるディジタル信号のノイズ・フィルタ回路
が阻止することを示す。この場合には、第２Ｃ図に示さ
れる様に正論理積回路６の出力ＯＴが常に低レベルＬで
あるから、ＪＫフリ・ンプフロップ回路９の入力端子Ｊ
のレベルが常に低レベルとなり、第１表から明らかな採
にその正出力端子Ｑにおける信号もまた常に低しベＪし
Ｌとなって雑音を阻止する。
第４Ｃ図は、第２Ｄ図に示される様な負極性雑音を第３
図の実施例が阻止することを示す。この場合、正論理積
回路６の出力ＯＴが、２つのパルス信号を含むことは既
に説明した通りである。第４Ｃ図の例では、負極性雑音
ＮＮの存在により、正論理積回路６の出力ＯＴには、ク
ロックＣ，ｎとＣ（ｎ＋１）との間及びクロックＣ（ｎ
＋ｑ）とＣ（ｎ＋ｒ）（ｑ及びｒは、入力信号ＩＮ及び
負極性雑音ＮＮの波形によって定まる整数）との間の２
つのパルスが発生する。この入力信号ＩＮに対応する補
論理積回路８の出力ＯＴが、その入力信号ＩＮ立上り直
後のクロックＣ１とその後（２ｎ＋ｒ）番目のクロック
Ｃ（２ｎ＋ｒ）との間で低レベルＬどなることは、第４
Ｃ図におけるシフトレジスタ２の補出力Ｑ１ないしＱｎ
の極性の変化から明らかである。
図の実施例が阻止することを示す。この場合、正論理積
回路６の出力ＯＴが、２つのパルス信号を含むことは既
に説明した通りである。第４Ｃ図の例では、負極性雑音
ＮＮの存在により、正論理積回路６の出力ＯＴには、ク
ロックＣ，ｎとＣ（ｎ＋１）との間及びクロックＣ（ｎ
＋ｑ）とＣ（ｎ＋ｒ）（ｑ及びｒは、入力信号ＩＮ及び
負極性雑音ＮＮの波形によって定まる整数）との間の２
つのパルスが発生する。この入力信号ＩＮに対応する補
論理積回路８の出力ＯＴが、その入力信号ＩＮ立上り直
後のクロックＣ１とその後（２ｎ＋ｒ）番目のクロック
Ｃ（２ｎ＋ｒ）との間で低レベルＬどなることは、第４
Ｃ図におけるシフトレジスタ２の補出力Ｑ１ないしＱｎ
の極性の変化から明らかである。
従って、第１表に示される真理値表を満足するＪＫフリ
ップフロップ回路９の正出力端子Ｑにおける信号は、最
初はその入力端子Ｊ及びＫのレベルが低レベルＬである
から低レベルＬにあり、その入力端子Ｊのレベルが高レ
ベルＨとなるクロックＣｎの次のクロックＣ（ｎ＋１）
に応じて初めて高レベルＨとなる。その直後に、入力端
子Ｊのレベルが低レベルＬになり、さらにクロ、２りＣ
（ｎ＋ｑ）及びＣ（ｎ＋ｒ）において高・低レベルに変
化しても、入力端子にのレベルが低レベルしてあるため
ＪＫフリップフロップ回路９の正出力端子Ｑにおける信
号は変化しない。その正出力端子Ｑにおける信号は、さ
らに入力端子Ｋが高レベルＨとなるクロックＣ（２ｎ＋
ｒ）の次のクロックＣ（２ｎ＋ｒ＋１）で低レベルとな
る。即ち、本発明によるディジタル信号のノイズ・フィ
ルタ回路は、負極性雑音ＮＮを除去するので、木来単−
である入力信号ＩＮが負極性雑音ＮＮによって分断され
るのを防止して忠実に単一信号のまま伝送することを可
能にする。
ップフロップ回路９の正出力端子Ｑにおける信号は、最
初はその入力端子Ｊ及びＫのレベルが低レベルＬである
から低レベルＬにあり、その入力端子Ｊのレベルが高レ
ベルＨとなるクロックＣｎの次のクロックＣ（ｎ＋１）
に応じて初めて高レベルＨとなる。その直後に、入力端
子Ｊのレベルが低レベルＬになり、さらにクロ、２りＣ
（ｎ＋ｑ）及びＣ（ｎ＋ｒ）において高・低レベルに変
化しても、入力端子にのレベルが低レベルしてあるため
ＪＫフリップフロップ回路９の正出力端子Ｑにおける信
号は変化しない。その正出力端子Ｑにおける信号は、さ
らに入力端子Ｋが高レベルＨとなるクロックＣ（２ｎ＋
ｒ）の次のクロックＣ（２ｎ＋ｒ＋１）で低レベルとな
る。即ち、本発明によるディジタル信号のノイズ・フィ
ルタ回路は、負極性雑音ＮＮを除去するので、木来単−
である入力信号ＩＮが負極性雑音ＮＮによって分断され
るのを防止して忠実に単一信号のまま伝送することを可
能にする。
発明の詳細
な説明した如く、本発明のディジタル信号のノイズ拳フ
ィルタ回路は、ＩＣ化が容易なシフトレジスタやフリッ
プフロップ回路等のデイジタル回路により構成ごれるの
で、次の顕著な効果を奏する。
ィルタ回路は、ＩＣ化が容易なシフトレジスタやフリッ
プフロップ回路等のデイジタル回路により構成ごれるの
で、次の顕著な効果を奏する。
（イ）阻止最長幅以下のパルス幅の雑音を確実に除去す
る。
る。
（ロ）阻１１−最長幅の設定及び調整をシフトレジスタ
の段数とクロック週波数の選定により容易に設定し月つ
調整することができる。
の段数とクロック週波数の選定により容易に設定し月つ
調整することができる。
（ハ）負極性の雑音パルスをも除去することができる。
（ニ）雑音除去に当ってディジタル信号の波形を鈍化さ
せることがない。
せることがない。
（ホ）容易にＩＣ化することができる。
第１図は一実施例のブロック図、第２Ａ図ないし第２Ｄ
図は第１図実施例の動作のタイムチャート、第３図は他
の実施例のブロック図、第４Ａ図ないし第４Ｃ図は第３
図実施例の動作のタイムチャートである。 ■・・・入力端子、２・・・シフトレジスタ、３−１な
いし３−ｎ・・・記憶素子、 ４・・・イン／ヘータ、５・・・クロック端子、６・・
・正論理積回路、７・・・出力端子、８・・・補論理積
回路、 ９・・・ＪＫフリップフロップ回路、 Ｑ・−・正出力端子、 ＱｌないしＱｎ・・・正出力、
ＣＬ・・・クロック信号、ＩＮ・・・入力信号、ＯＵＴ
・・・出力信号、 ＯＴ・・・正論理積信号、ＯＴ・・
・補論理積信号。 特許出願人 大倉電気株式会社 特許出即代理人 弁理士 市東禮次部
図は第１図実施例の動作のタイムチャート、第３図は他
の実施例のブロック図、第４Ａ図ないし第４Ｃ図は第３
図実施例の動作のタイムチャートである。 ■・・・入力端子、２・・・シフトレジスタ、３−１な
いし３−ｎ・・・記憶素子、 ４・・・イン／ヘータ、５・・・クロック端子、６・・
・正論理積回路、７・・・出力端子、８・・・補論理積
回路、 ９・・・ＪＫフリップフロップ回路、 Ｑ・−・正出力端子、 ＱｌないしＱｎ・・・正出力、
ＣＬ・・・クロック信号、ＩＮ・・・入力信号、ＯＵＴ
・・・出力信号、 ＯＴ・・・正論理積信号、ＯＴ・・
・補論理積信号。 特許出願人 大倉電気株式会社 特許出即代理人 弁理士 市東禮次部
Claims (1)
- 【特許請求の範囲】 （Ｂ それぞれ正出力端子を有するｎ段の記憶素ｆ−と
各記憶素子の入力側に接続されたクロッ、り端子とを有
するシフトレジスタ；及び前記ｎ段の記憶素子の正出力
端子の全てに接続されたｎ個の入力端γ・と１個の論理
出力端子とを有する正論理積回路を備えてなるパルス信
号のノイズ・フィルタ回路。 （２、特許請求の範囲第１項記載のノイズ・フィルタ回
路において、前記シフトレジスタの各記憶素ｆ−の前記
正出力端子の信号に対する補信号を発生する如く各記憶
素子に設けられた補出力端子；＋ｉｉｊ記ｎ段の記憶素
子の補出力端子の全てに接続されたｎ個の入力端子と１
個の論理出力端子とを有する補論理積回路；並びに前記
圧・補論理積回路の論理出力端子に接続された入力端子
、クロック信号端子、及び正出力端子を有するＪＫフリ
ップフロップ回路を備えてなるディジタル信号のノイズ
中フィルタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22919883A JPS60121812A (ja) | 1983-12-06 | 1983-12-06 | ディジタル信号のノイズ・フィルタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22919883A JPS60121812A (ja) | 1983-12-06 | 1983-12-06 | ディジタル信号のノイズ・フィルタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60121812A true JPS60121812A (ja) | 1985-06-29 |
Family
ID=16888344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22919883A Pending JPS60121812A (ja) | 1983-12-06 | 1983-12-06 | ディジタル信号のノイズ・フィルタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60121812A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52137964A (en) * | 1976-05-14 | 1977-11-17 | Omron Tateisi Electronics Co | Preset counter |
| JPS5781720A (en) * | 1980-11-10 | 1982-05-21 | Ricoh Elemex Corp | Digital band pass filter |
-
1983
- 1983-12-06 JP JP22919883A patent/JPS60121812A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52137964A (en) * | 1976-05-14 | 1977-11-17 | Omron Tateisi Electronics Co | Preset counter |
| JPS5781720A (en) * | 1980-11-10 | 1982-05-21 | Ricoh Elemex Corp | Digital band pass filter |
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