JPS60118957A - デ−タ処理システムにおける障害主記憶装置アドレス制御方式 - Google Patents
デ−タ処理システムにおける障害主記憶装置アドレス制御方式Info
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- JPS60118957A JPS60118957A JP58226334A JP22633483A JPS60118957A JP S60118957 A JPS60118957 A JP S60118957A JP 58226334 A JP58226334 A JP 58226334A JP 22633483 A JP22633483 A JP 22633483A JP S60118957 A JPS60118957 A JP S60118957A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、データ処理システムにおける主記憶装置の障
害管理方式に関し１％にその中でも記憶制御装置が主記
憶装置の障害発生アドレスを保持し、指示によりハード
ウェア固定領域（ブリフィックス領域）に書き込みを行
なう障害主記憶装置アドレス制御方式に関する。
害管理方式に関し１％にその中でも記憶制御装置が主記
憶装置の障害発生アドレスを保持し、指示によりハード
ウェア固定領域（ブリフィックス領域）に書き込みを行
なう障害主記憶装置アドレス制御方式に関する。
一般に、大型のデータ処理システムは、第１図に例示す
るように、複数の中央処理装置ＣＰＵとデータ転送装置
（チャネル処理装置）Ｃ）ｉＩ）とが記憶制御装置ＭＣ
Ｕを中心に複数の主記憶装置ＭＳＵに結合される構成を
もつものが多い。
るように、複数の中央処理装置ＣＰＵとデータ転送装置
（チャネル処理装置）Ｃ）ｉＩ）とが記憶制御装置ＭＣ
Ｕを中心に複数の主記憶装置ＭＳＵに結合される構成を
もつものが多い。
またＣＰＵあるいはＣＨＰが、Ｍ８Ｕのあるアドレスを
アクセスしたときにデータのエラーが検出された場合、
そのアドレスは障害主記憶装置アドレスＦＳＡとして取
り出され、障害管理のためのデータとして、Ｍ８ｔＪの
ハードウェア固定領域に記録される。なおハードウェア
固定領域は、ブリフィックス領域とも呼ばれ、システム
のハードウェア制御のためＣＰＵごとに設けられている
。
アクセスしたときにデータのエラーが検出された場合、
そのアドレスは障害主記憶装置アドレスＦＳＡとして取
り出され、障害管理のためのデータとして、Ｍ８ｔＪの
ハードウェア固定領域に記録される。なおハードウェア
固定領域は、ブリフィックス領域とも呼ばれ、システム
のハードウェア制御のためＣＰＵごとに設けられている
。
ハードウェア固定領域は１通常４キロバイトの大きさを
もち、たとえばｐｓｗ、Ｃ８Ｗ、ＣＡＷ、割り込みコー
ドなどを格納しておくために使用されている。
もち、たとえばｐｓｗ、Ｃ８Ｗ、ＣＡＷ、割り込みコー
ドなどを格納しておくために使用されている。
障害主記憶装置アドレスＳＦＡの記録は、従来。
第２図に示すような方式で行なわれていた。
第２図に参照番号および記号で示されている各ブロック
の内容は次の通りである。
の内容は次の通りである。
＞：ＣＰＵ （中央処理装置）
２：ＭＣＵ （記憶制御装置）
３：ＧＰＢＲ（汎用バスレジスタ）
４：ＭＩＲ（ムーブインレジスタ）
５：Ｍ８ＡＲ（主記憶アドレスレジスタ）ｅ、：ＢＦＡ
Ｒ（ブロックフェッチアドレスレジスタ）７：８ＴＡＲ
（ストアアドレスレジスタ）ｓ：Ｆ’ｓＡＲ（障害主記
憶装置アドレスレジスタ）９：演算器 ｘｏ：ＭＤＩＲ（ＭｅＴＪデータインレジスタン１１：
ＴＬＢ （１−ランスレージョンルックアサイドバッフ
ァ） １２ ：ＧＰＢＯＲ（共用バスアウトレジスタ）１３：
ＭＲＤＲ（メモリ読み出しデータレジスタ）１４：ＤＯ
Ｒ（データアウトレジスタ）１５ ：ＡＤ ＰＯＲＴＯ
−ＰＯＲＴｎ（７ドレスボー トＯ〜ｎ ）１６ ：５
ＥＬＥＣＴ （セレクタ） １７：ＭＡＲ（メモリアドレスレジスタ）１８ ：ＤＩ
ＲＰＯＲＴＯ−ル（データインレジスタボート Ｏ−ル
） １９ ：５ＥＬＥＣＴ （セレクタ） ２０ ：ＭＷＤＲ（メモリ書き込みデータレジスタ）そ
の他、信号線上のＫＳＵは保護キー記憶装置。
Ｒ（ブロックフェッチアドレスレジスタ）７：８ＴＡＲ
（ストアアドレスレジスタ）ｓ：Ｆ’ｓＡＲ（障害主記
憶装置アドレスレジスタ）９：演算器 ｘｏ：ＭＤＩＲ（ＭｅＴＪデータインレジスタン１１：
ＴＬＢ （１−ランスレージョンルックアサイドバッフ
ァ） １２ ：ＧＰＢＯＲ（共用バスアウトレジスタ）１３：
ＭＲＤＲ（メモリ読み出しデータレジスタ）１４：ＤＯ
Ｒ（データアウトレジスタ）１５ ：ＡＤ ＰＯＲＴＯ
−ＰＯＲＴｎ（７ドレスボー トＯ〜ｎ ）１６ ：５
ＥＬＥＣＴ （セレクタ） １７：ＭＡＲ（メモリアドレスレジスタ）１８ ：ＤＩ
ＲＰＯＲＴＯ−ル（データインレジスタボート Ｏ−ル
） １９ ：５ＥＬＥＣＴ （セレクタ） ２０ ：ＭＷＤＲ（メモリ書き込みデータレジスタ）そ
の他、信号線上のＫＳＵは保護キー記憶装置。
ＭＳＵは主記憶装置、ＣＨＰはデータ転送装置を表わし
ている。
ている。
ＭＣＵ ２ ｉニオイー’Ｃ，８ＥＬＥＣＴ １６ハ、
７ ）”Ｌ／スボー）ＡＤ ＰＯＲＴ（０〜ｎ）１．
５に印加される各ＣＰＵおよびＣＨＰからのアクセスア
ドレスの１つを選択し、ＭＡＲ１７を介してＭＳＵおよ
びＫＳＵへ転送する。
７ ）”Ｌ／スボー）ＡＤ ＰＯＲＴ（０〜ｎ）１．
５に印加される各ＣＰＵおよびＣＨＰからのアクセスア
ドレスの１つを選択し、ＭＡＲ１７を介してＭＳＵおよ
びＫＳＵへ転送する。
５ＢＬＥＣＴ ｌ ９は、データレジスタボート１）Ｉ
ＩＰＯＲＴ（０〜ｎ）１８に印加される各ＣＰＵおよび
ＣＨＰからの書き込みデータの１つを選択し、ＭＷＤＲ
２０を介してＭＳＵへ転送する。
ＩＰＯＲＴ（０〜ｎ）１８に印加される各ＣＰＵおよび
ＣＨＰからの書き込みデータの１つを選択し、ＭＷＤＲ
２０を介してＭＳＵへ転送する。
ＫＳＵから読み出された保護キーと８ＥＩ、ＥＣＴ１６
（ＩＪ：１力とは、ＧＰＢＯＲＩ ２で選択さｔｔ、、
ＣＰＵへ転送される。
（ＩＪ：１力とは、ＧＰＢＯＲＩ ２で選択さｔｔ、、
ＣＰＵへ転送される。
ＭＳＵから読み出されたデータは、ＭＲＤＲ１３および
ＤＯＲ１４を介して、ＣＰＵへ転送される。
ＤＯＲ１４を介して、ＣＰＵへ転送される。
図示の従来方式では、ＦＳＡＲ８は各ＣＰＵに置かれ、
自ＣＰＵの読み出しアクセスの際に障害が発生したとき
のＦＳＡは、ＭＣ’Ｕ２からのエラー報告に基づいてＢ
ＦＡＲ６からブロックフェッチアドレスＢＦＡを読み出
してＦＥＡＲ８にセットしている。また書き込みアクセ
ス時と、ＣＨＰからのアクセス時に障害が発生した場合
には、ＭＣＵ２からのエラー報告とともに、８ＥＬＥＣ
Ｔ １６゜ＧＰＢＯＲＩ ２およびＧＰＢＲ３を介して
送られて来るＦＳＡをＦＳＡＲ８にセットする。さらに
ＴＩ、Ｂ１１から読み出した主記憶キーＭＳ−ＫＥＹに
エラーがあった時は、ＴＬＢｌｌから同時に読み出され
ている実アドレスＲＡをＦＳＡＲ８にセットして保持し
ていた。そしＭＳＵのハードウェア固定領域への上記各
Ｆ８Ａの格納は、ＣＰＵがストア要求を出してＦＳＡＲ
８の内容をＭＤＩＲＩＯを介してＭｅＵ ２へ送出する
ことにより行なっていた。
自ＣＰＵの読み出しアクセスの際に障害が発生したとき
のＦＳＡは、ＭＣ’Ｕ２からのエラー報告に基づいてＢ
ＦＡＲ６からブロックフェッチアドレスＢＦＡを読み出
してＦＥＡＲ８にセットしている。また書き込みアクセ
ス時と、ＣＨＰからのアクセス時に障害が発生した場合
には、ＭＣＵ２からのエラー報告とともに、８ＥＬＥＣ
Ｔ １６゜ＧＰＢＯＲＩ ２およびＧＰＢＲ３を介して
送られて来るＦＳＡをＦＳＡＲ８にセットする。さらに
ＴＩ、Ｂ１１から読み出した主記憶キーＭＳ−ＫＥＹに
エラーがあった時は、ＴＬＢｌｌから同時に読み出され
ている実アドレスＲＡをＦＳＡＲ８にセットして保持し
ていた。そしＭＳＵのハードウェア固定領域への上記各
Ｆ８Ａの格納は、ＣＰＵがストア要求を出してＦＳＡＲ
８の内容をＭＤＩＲＩＯを介してＭｅＵ ２へ送出する
ことにより行なっていた。
このように従来方式では、ＦＳＡＲをＣＰＵｔ＝置いて
いるため、ＣＰＵに上記したそれぞれの場合のＦＳＡを
ＦＳＡＲへ収集し、ＭＣＵおよびＭＳＵへ転送するため
のバスやゲートが必要とされ、しかもこれらは各ＣＰＵ
ごとに必要とされた。またＭＣＵからＣＰＵへＦＳＡを
転送するために共用バス（ＧＰＢＯＲＩ２の回路）を使
用しているため。
いるため、ＣＰＵに上記したそれぞれの場合のＦＳＡを
ＦＳＡＲへ収集し、ＭＣＵおよびＭＳＵへ転送するため
のバスやゲートが必要とされ、しかもこれらは各ＣＰＵ
ごとに必要とされた。またＭＣＵからＣＰＵへＦＳＡを
転送するために共用バス（ＧＰＢＯＲＩ２の回路）を使
用しているため。
ＣＨＰのアクセスの場合のＦＳＡは、他の信号と競合し
てＦＳＡＲ１３にセットできないことがあった。
てＦＳＡＲ１３にセットできないことがあった。
またＦＳＡＲ８のＦＳＡをＭＣＵへ転送する場合にも、
共用バスが使用されるため同様な問題が生じた０ 〔発明の目的および構成〕 本発明の目的は、主記憶装置アクセス時に障害を発生し
たアドレスの取り出しおよびハードウェア固定領域への
格納処理に必要な機構を簡単化し。
共用バスが使用されるため同様な問題が生じた０ 〔発明の目的および構成〕 本発明の目的は、主記憶装置アクセス時に障害を発生し
たアドレスの取り出しおよびハードウェア固定領域への
格納処理に必要な機構を簡単化し。
処理の効率化を図ることにあり、そのため中央処理装置
およびデータ転送装置などの複数のアクセス元からのア
クセスアドレスは必ず記憶制御装置を経由することに着
目して、障害主記憶装置レジスタＦＥＡＲを記憶制御装
置側に設けて上記目的を達成するものである。
およびデータ転送装置などの複数のアクセス元からのア
クセスアドレスは必ず記憶制御装置を経由することに着
目して、障害主記憶装置レジスタＦＥＡＲを記憶制御装
置側に設けて上記目的を達成するものである。
そしてそれによる本発明の構成は、ハードウェア固定領
域を含む主記憶装置と、主記憶制御装置と、データ処理
装置と、データ転送装置とにより構成され、上記主記憶
装置のデータの読み出し及び書き込み動作時に障害が発
生した場合、該障害が発生した主記憶装置アドレスを障
害主記憶装置アドレスレジスタに保持し１次にハードウ
ェア固定領域に格納するデータ処理システムにおいて。
域を含む主記憶装置と、主記憶制御装置と、データ処理
装置と、データ転送装置とにより構成され、上記主記憶
装置のデータの読み出し及び書き込み動作時に障害が発
生した場合、該障害が発生した主記憶装置アドレスを障
害主記憶装置アドレスレジスタに保持し１次にハードウ
ェア固定領域に格納するデータ処理システムにおいて。
上記障害主記憶装置アドレスレジスタを主記憶制御装置
内に置き、データ処理装置あるいはデータ転送装置から
のアクセスの際に障害が発生したときの主記憶装置アド
レスを一括管理して該アドレスを保持し、上記データ処
理装置からの格納指示によりハードウェア固定領域に格
納する事を特徴としている。
内に置き、データ処理装置あるいはデータ転送装置から
のアクセスの際に障害が発生したときの主記憶装置アド
レスを一括管理して該アドレスを保持し、上記データ処
理装置からの格納指示によりハードウェア固定領域に格
納する事を特徴としている。
以下に本発明の詳細を実施例にしたがって説明する。
第３図は９本発明方式の１実施例の構成図であり、第２
図に示した従来方式のものを改良したものである。した
がって両図において同一機能をもつ要素には、同一番号
および同一記号が共通に使用されている。
図に示した従来方式のものを改良したものである。した
がって両図において同一機能をもつ要素には、同一番号
および同一記号が共通に使用されている。
本実施例においては、ＦＥＡＲ８は、ＭＣＵＺ内に、Ｓ
ＥＬ’１ｌｉ３ＣＴ ｌ ９の入力源の１つとして配置
される。ＦＥＡＲ８の入力には、８ＥＬＥＣ’ｌ’ｌ
６の出力、すなわちアドレスボー）ＡＤＰＯＲＴ（０〜
ｎ）１５を介して、ＣＰＵＩをはじめ他の各ＣＰＵおよ
びＣＨＰから供給されるアクセスアドレスの選択された
１つが与えられ、ＭＣＵ２がＭＳＵおよびに８Ｕのエラ
ーを検知したとき、そのアドレスがＦＥＡＲ８にセット
されるようになっている。
ＥＬ’１ｌｉ３ＣＴ ｌ ９の入力源の１つとして配置
される。ＦＥＡＲ８の入力には、８ＥＬＥＣ’ｌ’ｌ
６の出力、すなわちアドレスボー）ＡＤＰＯＲＴ（０〜
ｎ）１５を介して、ＣＰＵＩをはじめ他の各ＣＰＵおよ
びＣＨＰから供給されるアクセスアドレスの選択された
１つが与えられ、ＭＣＵ２がＭＳＵおよびに８Ｕのエラ
ーを検知したとき、そのアドレスがＦＥＡＲ８にセット
されるようになっている。
他方、ＣＰＵからはＦＳＡＲが取り除かれ、それととも
に関連するバス、ゲートも不要となるために１回路は簡
単化される。
に関連するバス、ゲートも不要となるために１回路は簡
単化される。
ＦＥＡＲ８の入力は、ＭＳＵおよびに８Ｕへ転送される
アクセスアドレスを分岐したものであるため、ＦＳＡの
収集は、エラー検知の場合にだけＦＥＡＲ８を書き込み
動作させるだけでよく、他の特別なバスやゲートを必要
としない。またこのとき、ＭＣＵ２からＣＰＵＩへは、
エラー発生の事実のみを報告し、ＦＳＡの転達は必要と
しない。これによりＣＰＵ１は、ＭＣＵ２に対してスト
ア命令を発行し、ＭＣＵ２は８ＢＬＥＣＴ１９を制御し
てＦＳＡＲ８を入力データ源として選択し、その際同時
にストア命令で指定されているＭＳＵのノー−ドウエア
固定領域中の所定のアドレスをＭＳＵへ転送し、ＦＥＡ
Ｒ８の内容を格納させる。
アクセスアドレスを分岐したものであるため、ＦＳＡの
収集は、エラー検知の場合にだけＦＥＡＲ８を書き込み
動作させるだけでよく、他の特別なバスやゲートを必要
としない。またこのとき、ＭＣＵ２からＣＰＵＩへは、
エラー発生の事実のみを報告し、ＦＳＡの転達は必要と
しない。これによりＣＰＵ１は、ＭＣＵ２に対してスト
ア命令を発行し、ＭＣＵ２は８ＢＬＥＣＴ１９を制御し
てＦＳＡＲ８を入力データ源として選択し、その際同時
にストア命令で指定されているＭＳＵのノー−ドウエア
固定領域中の所定のアドレスをＭＳＵへ転送し、ＦＥＡ
Ｒ８の内容を格納させる。
以上のように本発明によれば、障害主記憶装置アドレス
レジスタＦＳＡＲはＭＣＵ内に置かれているため、関連
するＣＰＵのバスやゲートの数が削減され９機構を簡単
化することができる。ＣＰＵが複数台ある場合には特に
この効果が太きい。またＣＰＵとＭＣＵとの間での共用
バスケ使用したＦＳＡのやり取りが不要となるため、Ｃ
ＨＰアクセス時のＦＳＡをＦＥＡＲへ確実にセットする
ことができる。
レジスタＦＳＡＲはＭＣＵ内に置かれているため、関連
するＣＰＵのバスやゲートの数が削減され９機構を簡単
化することができる。ＣＰＵが複数台ある場合には特に
この効果が太きい。またＣＰＵとＭＣＵとの間での共用
バスケ使用したＦＳＡのやり取りが不要となるため、Ｃ
ＨＰアクセス時のＦＳＡをＦＥＡＲへ確実にセットする
ことができる。
第１図はデータ処理システムの概要構成図、第２図は従
来の障害主記憶装置アドレスＳＦＡの記録方式の説明図
、第３図は本発明方式の１実施例の説明図である。 図中、１はＣＰＵ、２はＭＣＵ、８は障害主記憶装置ア
ドレスレジスタＦＳＡＲ，］ ５はアドレスボー ）Ａ
Ｄ ＰＯＲＴＯ〜ル、１６および１９はセレクタ８ＥＬ
ＦｉＣＴ、１８はデータインレジスタボートＤＩＲＦＯ
ＲＴＯ−露を示す。
来の障害主記憶装置アドレスＳＦＡの記録方式の説明図
、第３図は本発明方式の１実施例の説明図である。 図中、１はＣＰＵ、２はＭＣＵ、８は障害主記憶装置ア
ドレスレジスタＦＳＡＲ，］ ５はアドレスボー ）Ａ
Ｄ ＰＯＲＴＯ〜ル、１６および１９はセレクタ８ＥＬ
ＦｉＣＴ、１８はデータインレジスタボートＤＩＲＦＯ
ＲＴＯ−露を示す。
Claims (1)
- ハードウェア固定領域を含む主記憶装置と、主記憶制御
装置と、データ処理装置と、データ転送装置とにより構
成され、上記主記憶装置のデータの読み出し及び書き込
み動作時（二障害が発生した場合、該障害が発生した主
記憶装置アドレスを障害主記憶装置アドレスレジスタ（
＝保持し９次にハードウェア固定領域に格納するデータ
処理システムＣ二おいて、上記障害主記憶装置アドレス
レジスタを主記憶制御装置内に置き、データ処理装置あ
るいはデータ転送装置からのアクセスの際に障害が発生
したときの主記憶装置アドレスを一括管理して該アドレ
スを保持し、上記データ処理装置からの格納指示により
ハードウェア固定領域に格納する事を特徴とするデータ
処理システムにおける障害主記憶装置アドレス制御方式
。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58226334A JPS60118957A (ja) | 1983-11-30 | 1983-11-30 | デ−タ処理システムにおける障害主記憶装置アドレス制御方式 |
| CA000468152A CA1219375A (en) | 1983-11-30 | 1984-11-19 | Main storage failure address control system in a data processing system |
| KR1019840007260A KR890002468B1 (ko) | 1983-11-30 | 1984-11-20 | 데이타처리 시스템의 주기억 고장 어드레스 제어시스템 |
| AU35919/84A AU549335B2 (en) | 1983-11-30 | 1984-11-27 | Main storage failure address control system in a data processing system |
| ES538094A ES8606691A1 (es) | 1983-11-30 | 1984-11-29 | Sistema de control de direcciones de fallos del almacenamiento principal en un sistema de proceso de datos |
| BR8406086A BR8406086A (pt) | 1983-11-30 | 1984-11-29 | Sistema de controle de endereco de falha de armazenamento principal em um sistema de processamento de dados |
| EP84402450A EP0143723A3 (en) | 1983-11-30 | 1984-11-30 | Main storage failure address control system in a data processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58226334A JPS60118957A (ja) | 1983-11-30 | 1983-11-30 | デ−タ処理システムにおける障害主記憶装置アドレス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60118957A true JPS60118957A (ja) | 1985-06-26 |
| JPH0430622B2 JPH0430622B2 (ja) | 1992-05-22 |
Family
ID=16843535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58226334A Granted JPS60118957A (ja) | 1983-11-30 | 1983-11-30 | デ−タ処理システムにおける障害主記憶装置アドレス制御方式 |
Country Status (7)
| Country | Link |
|---|---|
| EP (1) | EP0143723A3 (ja) |
| JP (1) | JPS60118957A (ja) |
| KR (1) | KR890002468B1 (ja) |
| AU (1) | AU549335B2 (ja) |
| BR (1) | BR8406086A (ja) |
| CA (1) | CA1219375A (ja) |
| ES (1) | ES8606691A1 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5245836A (en) * | 1975-10-08 | 1977-04-11 | Hitachi Ltd | Detection method of memory error occurrence address |
| JPS5538674A (en) * | 1978-09-13 | 1980-03-18 | Hitachi Ltd | Logout system of memory controller |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4371949A (en) * | 1977-05-31 | 1983-02-01 | Burroughs Corporation | Time-shared, multi-phase memory accessing system having automatically updatable error logging means |
| US4371930A (en) * | 1980-06-03 | 1983-02-01 | Burroughs Corporation | Apparatus for detecting, correcting and logging single bit memory read errors |
-
1983
- 1983-11-30 JP JP58226334A patent/JPS60118957A/ja active Granted
-
1984
- 1984-11-19 CA CA000468152A patent/CA1219375A/en not_active Expired
- 1984-11-20 KR KR1019840007260A patent/KR890002468B1/ko not_active IP Right Cessation
- 1984-11-27 AU AU35919/84A patent/AU549335B2/en not_active Ceased
- 1984-11-29 ES ES538094A patent/ES8606691A1/es not_active Expired
- 1984-11-29 BR BR8406086A patent/BR8406086A/pt not_active IP Right Cessation
- 1984-11-30 EP EP84402450A patent/EP0143723A3/en not_active Withdrawn
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5245836A (en) * | 1975-10-08 | 1977-04-11 | Hitachi Ltd | Detection method of memory error occurrence address |
| JPS5538674A (en) * | 1978-09-13 | 1980-03-18 | Hitachi Ltd | Logout system of memory controller |
Also Published As
| Publication number | Publication date |
|---|---|
| BR8406086A (pt) | 1985-09-24 |
| KR850003599A (ko) | 1985-06-20 |
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