JPH0430622B2 - - Google Patents
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- JPH0430622B2 JPH0430622B2 JP58226334A JP22633483A JPH0430622B2 JP H0430622 B2 JPH0430622 B2 JP H0430622B2 JP 58226334 A JP58226334 A JP 58226334A JP 22633483 A JP22633483 A JP 22633483A JP H0430622 B2 JPH0430622 B2 JP H0430622B2
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- 238000012545 processing Methods 0.000 claims abstract description 20
- 238000012546 transfer Methods 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims description 5
- 230000004044 response Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000007726 management method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0766—Error or fault reporting or storing
- G06F11/0772—Means for error signaling, e.g. using interrupts, exception flags, dedicated error registers
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-
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- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/073—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a memory management context, e.g. virtual memory or cache management
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、データ処理システムにおける主記憶
装置の障害管理方式に関し、特にその中でも記憶
制御装置が主記憶装置の障害発生アドレスを保持
し、指示によりハードウエア固定領域（ブリフイ
ツクス領域）に書き込みを行なう障害主記憶装置
アドレス制御方式に関する。
装置の障害管理方式に関し、特にその中でも記憶
制御装置が主記憶装置の障害発生アドレスを保持
し、指示によりハードウエア固定領域（ブリフイ
ツクス領域）に書き込みを行なう障害主記憶装置
アドレス制御方式に関する。
一般に、大型のデータ処理システムは、第１図
に例示するように、複数の中央処理装置CPUと
データ転送装置（チヤネル処理装置）CHPとが
記憶制御装置MCUを中心に複数の主記憶装置
MSUに結合される構成をもつものが多い。
に例示するように、複数の中央処理装置CPUと
データ転送装置（チヤネル処理装置）CHPとが
記憶制御装置MCUを中心に複数の主記憶装置
MSUに結合される構成をもつものが多い。
またCPUあるいはCHPが、MSUのあるアドレ
スをアクセスしたときにデータのエラーが検出さ
れた場合、そのアドレスは障害主記憶装置アドレ
スFSAとして取り出され、障害管理のためのデ
ータとして、MSUのハードウエア固定領域に記
録される。なおハードウエア固定領域は、ブリフ
イツクス領域とも呼ばれ、システムのハードウエ
ア制御のためCPUごとに設けられている。ハー
ドウエア固定領域は、通常４キロバイトの大きさ
をもち、たとえばPSW、CSW、CAW、確り込
みコードなどを格納しておくために使用されてい
る。
スをアクセスしたときにデータのエラーが検出さ
れた場合、そのアドレスは障害主記憶装置アドレ
スFSAとして取り出され、障害管理のためのデ
ータとして、MSUのハードウエア固定領域に記
録される。なおハードウエア固定領域は、ブリフ
イツクス領域とも呼ばれ、システムのハードウエ
ア制御のためCPUごとに設けられている。ハー
ドウエア固定領域は、通常４キロバイトの大きさ
をもち、たとえばPSW、CSW、CAW、確り込
みコードなどを格納しておくために使用されてい
る。
障害主記憶装置アドレスSFAの記録は、従来、
第２図に示すような方式で行なわれていた。
第２図に示すような方式で行なわれていた。
第２図に参照番号および記号で示されている各
ブロツクの内容は次の通りである。
ブロツクの内容は次の通りである。
１：CPU（中央処理装置）
２：MCU（記憶制御装置）
３：GPBR（汎用バスレジスタ）
４：MIR（ムーブインレジスタ）
５：MSAR（主記憶アドレスレジスタ）
６：BFAR（ブロツクフエツチアドレスレジス
タ） ７：STAR（ストアアドレスレジスタ） ８：FSAR（障害主記憶装置アドレスレジスタ） ９：演算器 １０：MDIR（MCUデータインレジスタ） １１：TLB（トランスレーシヨンルツクアサイ
ドバツフア） １２：GPBOR（共用バスアウトレジスタ） １３：MRDR（メモリ読み出しデータレジス
タ） １４：DOR（データアウトレジスタ） １５：AD PORT0〜PORTn（アドレスポート
０〜ｎ） １６：SELECT（セレクタ） １７：MAR（メモリアドレスレジスタ） １８：DIR PORT0〜ｎ（データインレジスタ
ポート０〜ｎ） １９：SELECT（セレクタ） ２０：MWDR（メモリ書き込みデータレジス
タ） その他、信号線上のKSUは保護キー記憶装置、
MSUは主記憶装置、CHPはデータ転送装置を表
わしている。
タ） ７：STAR（ストアアドレスレジスタ） ８：FSAR（障害主記憶装置アドレスレジスタ） ９：演算器 １０：MDIR（MCUデータインレジスタ） １１：TLB（トランスレーシヨンルツクアサイ
ドバツフア） １２：GPBOR（共用バスアウトレジスタ） １３：MRDR（メモリ読み出しデータレジス
タ） １４：DOR（データアウトレジスタ） １５：AD PORT0〜PORTn（アドレスポート
０〜ｎ） １６：SELECT（セレクタ） １７：MAR（メモリアドレスレジスタ） １８：DIR PORT0〜ｎ（データインレジスタ
ポート０〜ｎ） １９：SELECT（セレクタ） ２０：MWDR（メモリ書き込みデータレジス
タ） その他、信号線上のKSUは保護キー記憶装置、
MSUは主記憶装置、CHPはデータ転送装置を表
わしている。
MCU２において、SELECT１６は、アドレス
ポートAD PORT（０〜ｎ）１５に印加される各
CPUおよびCHPからのアクセスアドレスの１つ
を選択し、MAR１７を介してMSUおよびKSU
へ転送する。
ポートAD PORT（０〜ｎ）１５に印加される各
CPUおよびCHPからのアクセスアドレスの１つ
を選択し、MAR１７を介してMSUおよびKSU
へ転送する。
SELECT１９は、データレジスタポート
DIRPORT（０〜ｎ）１８に印加される各CPUお
よびCHPからの書き込みデータの１つを選択し、
MWDR２０を介してMSUへ転送する。
DIRPORT（０〜ｎ）１８に印加される各CPUお
よびCHPからの書き込みデータの１つを選択し、
MWDR２０を介してMSUへ転送する。
KSUから読み出された保護キーとSELECT１
６の出力とは、GPBOR１２で選択され、CPUへ
転送される。
６の出力とは、GPBOR１２で選択され、CPUへ
転送される。
MSUから読み出されたデータは、MRDR１３
およびDOR１４を介し、CPUへ転送される。
およびDOR１４を介し、CPUへ転送される。
図示の従来方式では、FSAR８は各CPUに置
かれ、自CPUの読み出しアクセスの際に障害が
発生したときのFSAは、MCU２からのエラー報
告に基づいてBFAR６からブロツクフエツチア
ドレスBFAを読み出してFSAR８にセツトして
いる。また書き込みアクセス時と、CHPからの
アクセス時に障害が発生した場合には、MCU２
からのエラー報告とともに、SELECT１６、
GPBOR１２およびGGPBR３を介して送られて
来るFSAをFSAR８にセツトする。さらにTLB
１１から読み出した主記憶キーMS−KEYにエラ
ーがあつた時は、TLB１１から同時に読み出さ
れている実アドレスRAをFSAR８にセツトして
保持していた。そしMSUのハードウエア固定領
域への上記各FSAの格納は、CPUがストア要求
を出してFSAR８の内容をMDIR１０を介して
MCU２へ送出することにより行なつていた。
かれ、自CPUの読み出しアクセスの際に障害が
発生したときのFSAは、MCU２からのエラー報
告に基づいてBFAR６からブロツクフエツチア
ドレスBFAを読み出してFSAR８にセツトして
いる。また書き込みアクセス時と、CHPからの
アクセス時に障害が発生した場合には、MCU２
からのエラー報告とともに、SELECT１６、
GPBOR１２およびGGPBR３を介して送られて
来るFSAをFSAR８にセツトする。さらにTLB
１１から読み出した主記憶キーMS−KEYにエラ
ーがあつた時は、TLB１１から同時に読み出さ
れている実アドレスRAをFSAR８にセツトして
保持していた。そしMSUのハードウエア固定領
域への上記各FSAの格納は、CPUがストア要求
を出してFSAR８の内容をMDIR１０を介して
MCU２へ送出することにより行なつていた。
このように従来方式では、FSARをCPUに置
いているため、CPUに上記したそれぞれの場合
のFSAをFSARへ収集し、MCUおよびMSUへ転
送するためのバスやゲートが必要とされ、しかも
これらは各CPUごとに必要とされた。またMCU
からCPUへFSAを転送するために共用バス
（GPBOR１２の回路）を使用しているため、
CHPのアクセスの場合のFSAは、他の信号と競
合してFSAR８にセツトできないことがあつた。
またFSAR８のFSAをMCUへ転送する場合にも、
共用バスが使用されるため同様な問題が生じた。
いているため、CPUに上記したそれぞれの場合
のFSAをFSARへ収集し、MCUおよびMSUへ転
送するためのバスやゲートが必要とされ、しかも
これらは各CPUごとに必要とされた。またMCU
からCPUへFSAを転送するために共用バス
（GPBOR１２の回路）を使用しているため、
CHPのアクセスの場合のFSAは、他の信号と競
合してFSAR８にセツトできないことがあつた。
またFSAR８のFSAをMCUへ転送する場合にも、
共用バスが使用されるため同様な問題が生じた。
本発明の目的は、主記憶装置アクセス時に障害
を発生したアドレスの取り出しおよびハードウエ
ア固定領域への格納処理に必要な機構を簡単化
し、処理の効率化を図ることにあり、そのため中
央処理装置およびデータ転送装置などの複数のア
クセス元からのアクセスアドレスは必ず記憶制御
装置を経由することに着目して、障害主記憶装置
レジスタFSARを記憶制御装置側に設けて上記目
的を達成するものである。
を発生したアドレスの取り出しおよびハードウエ
ア固定領域への格納処理に必要な機構を簡単化
し、処理の効率化を図ることにあり、そのため中
央処理装置およびデータ転送装置などの複数のア
クセス元からのアクセスアドレスは必ず記憶制御
装置を経由することに着目して、障害主記憶装置
レジスタFSARを記憶制御装置側に設けて上記目
的を達成するものである。
そしてそれによる本発明の構成は、ハードウエ
ア固定領域を含む主記憶装置と、主記憶制御装置
と、データ処理装置と、データ転送装置とにより
構成され、上記主記憶装置のデータの読み出し及
び書き込み動作時に障害が発生した場合、該障害
が発生した主記憶装置アドレスを障害主記憶装置
アドレスレジスタに保持し、次に上記主記憶装置
内のハードウエア固定領域に格納するデータ処理
システムにおいて、上記障害主記憶装置アドレス
レジスタを主記憶制御装置内に置き、データ処理
装置あるいはデータ転送装置からのアクセスの際
に障害が発生したときの主記憶装置アドレスを一
括管理して該アドレスを上記主記憶制御装置内の
障害主記憶装置アドレスレジスタに保持するとと
もに上記データ処理装置に障害発生を報告し、上
記データ処理装置からの格納指示により当該障害
主記憶装置アドレスレジスタに保持されているア
ドレスを上記主記憶装置内のハードウエア固定領
域に直接格納する事を特徴とするものである。
ア固定領域を含む主記憶装置と、主記憶制御装置
と、データ処理装置と、データ転送装置とにより
構成され、上記主記憶装置のデータの読み出し及
び書き込み動作時に障害が発生した場合、該障害
が発生した主記憶装置アドレスを障害主記憶装置
アドレスレジスタに保持し、次に上記主記憶装置
内のハードウエア固定領域に格納するデータ処理
システムにおいて、上記障害主記憶装置アドレス
レジスタを主記憶制御装置内に置き、データ処理
装置あるいはデータ転送装置からのアクセスの際
に障害が発生したときの主記憶装置アドレスを一
括管理して該アドレスを上記主記憶制御装置内の
障害主記憶装置アドレスレジスタに保持するとと
もに上記データ処理装置に障害発生を報告し、上
記データ処理装置からの格納指示により当該障害
主記憶装置アドレスレジスタに保持されているア
ドレスを上記主記憶装置内のハードウエア固定領
域に直接格納する事を特徴とするものである。
以下に本発明の詳細を実施例にしたがつて説明
する。
する。
第３図は、本発明方式の１実施例の構成図であ
り、第２図に示した従来方式のものを改良したも
のである。したがつて両図において同一機能をも
つ要素には、同一番号および同一記号が共通に使
用されている。
り、第２図に示した従来方式のものを改良したも
のである。したがつて両図において同一機能をも
つ要素には、同一番号および同一記号が共通に使
用されている。
本実施例においては、FSAR８は、MCU２内
に、SELECT１９の入力源の１つとして配置さ
れる。FSAR８の入力には、SELECT１６の出
力、すなわちアドレスポートAD PORT（０〜
ｎ）１５を介して、CPU１をはじめ他の各CPU
およびCHPから供給されるアクセスアドレスの
選択された１つが与えられ、MCU２がMSUおよ
びKSUのエラーを検知したとき、そのアドレス
がFSAR８にセツトされるようになつている。
に、SELECT１９の入力源の１つとして配置さ
れる。FSAR８の入力には、SELECT１６の出
力、すなわちアドレスポートAD PORT（０〜
ｎ）１５を介して、CPU１をはじめ他の各CPU
およびCHPから供給されるアクセスアドレスの
選択された１つが与えられ、MCU２がMSUおよ
びKSUのエラーを検知したとき、そのアドレス
がFSAR８にセツトされるようになつている。
他方、CPUからはFSARが取り除かれ、それ
とともに関連するバス、ゲートも不要となるため
に、回路は簡単化される。
とともに関連するバス、ゲートも不要となるため
に、回路は簡単化される。
FSAR８の入力は、MSUおよびKSUへ転送さ
れるアクセスアドレスを分岐したものであるた
め、FSAの収集は、エラー検知の場合にだけ
FSAR８を書き込み動作させるだけでよく、他の
特別なバスやゲートを必要としない。またこのと
き、MCU２からCPU１へは、エラー発生の事実
のみを報告し、FSAの転送は必要としない。こ
れによりCPU１は、MCU２に対してストア命令
を発行し、MCU２はSELECT１９を制御して
FSAR８を入力データ源として選択し、その際同
時にストア命令で指定されているMSUのハード
ウエア固定領域中の所定のアドレスをMSUへ転
送し、FSAR８の内容を格納させる。
れるアクセスアドレスを分岐したものであるた
め、FSAの収集は、エラー検知の場合にだけ
FSAR８を書き込み動作させるだけでよく、他の
特別なバスやゲートを必要としない。またこのと
き、MCU２からCPU１へは、エラー発生の事実
のみを報告し、FSAの転送は必要としない。こ
れによりCPU１は、MCU２に対してストア命令
を発行し、MCU２はSELECT１９を制御して
FSAR８を入力データ源として選択し、その際同
時にストア命令で指定されているMSUのハード
ウエア固定領域中の所定のアドレスをMSUへ転
送し、FSAR８の内容を格納させる。
以上のように本発明によれば、障害主記憶装置
アドレスレジスタFSARはMCU内に置かれてい
るため、関連するCPUのバスやゲートの数が削
減され、機構を簡単化することができる。CPU
が複数台ある場合には特にこの効果が大きい。ま
たCPUとMCUとの間での共用バスを使用した
FSAのやり取りが不要となるため、CHPアクセ
ス時のFSAをFSARへ確実にセツトすることがで
き、処理の高速化が図られる。
アドレスレジスタFSARはMCU内に置かれてい
るため、関連するCPUのバスやゲートの数が削
減され、機構を簡単化することができる。CPU
が複数台ある場合には特にこの効果が大きい。ま
たCPUとMCUとの間での共用バスを使用した
FSAのやり取りが不要となるため、CHPアクセ
ス時のFSAをFSARへ確実にセツトすることがで
き、処理の高速化が図られる。
第１図はデータ処理システムの概要構成図、第
２図は従来の障害主記憶装置アドレスSFAの記
録方式の説明図、第３図は本発明方式の１実施例
の説明図である。 図中、１はCPU、２はMCU、８は障害主記憶
装置アドレスレジスタFSAR、１５はアドレスポ
ートAD PORT0〜ｎ、１６および１９はセレク
タSELECT、１８はデータインレジスタポート
DIR PORT0〜ｎを示す。
２図は従来の障害主記憶装置アドレスSFAの記
録方式の説明図、第３図は本発明方式の１実施例
の説明図である。 図中、１はCPU、２はMCU、８は障害主記憶
装置アドレスレジスタFSAR、１５はアドレスポ
ートAD PORT0〜ｎ、１６および１９はセレク
タSELECT、１８はデータインレジスタポート
DIR PORT0〜ｎを示す。
Claims (1)
- １ ハードウエア固定領域を含む主記憶装置と、
主記憶制御装置と、データ処理装置と、データ転
送装置とにより構成され、上記主記憶装置のデー
タの読み出し及び書き込み動作時に障害が発生し
た場合、該障害が発生した主記憶装置アドレスを
障害主記憶装置アドレスレジスタに保持し、次に
上記主記憶装置内のハードウエア固定領域に格納
するデータ処理システムにおいて、上記障害主記
憶装置アドレスレジスタを主記憶制御装置内に置
き、データ処理装置あるいはデータ転送装置から
のアクセスの際に障害が発生したときの主記憶装
置アドレスを一括管理して該アドレスを上記主記
憶制御装置内の障害主記憶装置アドレスレジスタ
に保持するとともに上記データ処理装置に障害発
生を報告し、上記データ処理装置からの格納指示
により当該障害主記憶装置アドレスレジスタに保
持されているアドレスを上記主記憶装置内のハー
ドウエア固定領域に直接格納する事を特徴とする
データ処理システムにおける障害主記憶装置アド
レス制御方式。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58226334A JPS60118957A (ja) | 1983-11-30 | 1983-11-30 | デ−タ処理システムにおける障害主記憶装置アドレス制御方式 |
| CA000468152A CA1219375A (en) | 1983-11-30 | 1984-11-19 | Main storage failure address control system in a data processing system |
| KR1019840007260A KR890002468B1 (ko) | 1983-11-30 | 1984-11-20 | 데이타처리 시스템의 주기억 고장 어드레스 제어시스템 |
| AU35919/84A AU549335B2 (en) | 1983-11-30 | 1984-11-27 | Main storage failure address control system in a data processing system |
| ES538094A ES8606691A1 (es) | 1983-11-30 | 1984-11-29 | Sistema de control de direcciones de fallos del almacenamiento principal en un sistema de proceso de datos |
| BR8406086A BR8406086A (pt) | 1983-11-30 | 1984-11-29 | Sistema de controle de endereco de falha de armazenamento principal em um sistema de processamento de dados |
| EP84402450A EP0143723A3 (en) | 1983-11-30 | 1984-11-30 | Main storage failure address control system in a data processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58226334A JPS60118957A (ja) | 1983-11-30 | 1983-11-30 | デ−タ処理システムにおける障害主記憶装置アドレス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60118957A JPS60118957A (ja) | 1985-06-26 |
| JPH0430622B2 true JPH0430622B2 (ja) | 1992-05-22 |
Family
ID=16843535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58226334A Granted JPS60118957A (ja) | 1983-11-30 | 1983-11-30 | デ−タ処理システムにおける障害主記憶装置アドレス制御方式 |
Country Status (7)
| Country | Link |
|---|---|
| EP (1) | EP0143723A3 (ja) |
| JP (1) | JPS60118957A (ja) |
| KR (1) | KR890002468B1 (ja) |
| AU (1) | AU549335B2 (ja) |
| BR (1) | BR8406086A (ja) |
| CA (1) | CA1219375A (ja) |
| ES (1) | ES8606691A1 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5245836A (en) * | 1975-10-08 | 1977-04-11 | Hitachi Ltd | Detection method of memory error occurrence address |
| JPS5538674A (en) * | 1978-09-13 | 1980-03-18 | Hitachi Ltd | Logout system of memory controller |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4371949A (en) * | 1977-05-31 | 1983-02-01 | Burroughs Corporation | Time-shared, multi-phase memory accessing system having automatically updatable error logging means |
| US4371930A (en) * | 1980-06-03 | 1983-02-01 | Burroughs Corporation | Apparatus for detecting, correcting and logging single bit memory read errors |
-
1983
- 1983-11-30 JP JP58226334A patent/JPS60118957A/ja active Granted
-
1984
- 1984-11-19 CA CA000468152A patent/CA1219375A/en not_active Expired
- 1984-11-20 KR KR1019840007260A patent/KR890002468B1/ko not_active IP Right Cessation
- 1984-11-27 AU AU35919/84A patent/AU549335B2/en not_active Ceased
- 1984-11-29 ES ES538094A patent/ES8606691A1/es not_active Expired
- 1984-11-29 BR BR8406086A patent/BR8406086A/pt not_active IP Right Cessation
- 1984-11-30 EP EP84402450A patent/EP0143723A3/en not_active Withdrawn
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5245836A (en) * | 1975-10-08 | 1977-04-11 | Hitachi Ltd | Detection method of memory error occurrence address |
| JPS5538674A (en) * | 1978-09-13 | 1980-03-18 | Hitachi Ltd | Logout system of memory controller |
Also Published As
| Publication number | Publication date |
|---|---|
| AU549335B2 (en) | 1986-01-23 |
| KR890002468B1 (ko) | 1989-07-10 |
| EP0143723A3 (en) | 1986-06-25 |
| EP0143723A2 (en) | 1985-06-05 |
| ES8606691A1 (es) | 1986-04-01 |
| JPS60118957A (ja) | 1985-06-26 |
| ES538094A0 (es) | 1986-04-01 |
| AU3591984A (en) | 1985-06-13 |
| BR8406086A (pt) | 1985-09-24 |
| CA1219375A (en) | 1987-03-17 |
| KR850003599A (ko) | 1985-06-20 |
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