JPS63216144A - キヤツシユ・メモリ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 キャッシュ・メモリ内に読み込まれている主記憶上のデ
ータに対し、他処理装置からの書込み指示があった場合
、その書込アドレスを検出してキャッシュ・メモリ内の
エントリを一致化するために、主記憶へ通知されるアド
レスを保持するためのレジスタを２個以上有し、順次最
新のアドレスを保持させることで、一つのレジスタの有
効時間を長くし、−敗北の時間に余裕を持たせ、−敗北
の機構の速度上の制限を緩やかにした。

〔産業上の利用分野〕

本発明は、複数の処理装置がメモリ・バスを介して主記
憶をアクセスする情報処理装置におけるキャッシュ・メ
モリと主記憶との一致化処理に関するものである。

第４図は本発明が適用される情報処理装置の構成を示す
ブロック図である。同図において、１は主記憶、２はメ
モリ・バス、３−１ないし３−ｎは処理装置をそれぞれ
示している。メモリ・バス２には、主記憶ｌおよび複数
の処理装置３−１ないし３−ｎが接続されている。処理
装置をキャッシュ・メモリを持つものとすることが出来
る。

第５図はキャッシュ・メモリを備えた処理装置のブロッ
ク図である。同図において、４は制御部、５は処理部、
６はキャッシュ・メモリ、７はタグ・メモリ、８はバッ
ファ・メモリをそれぞれ示している。制御部４は、メモ
リ・アクセスの制御を行う。キャッシュ・メモリ６は、
タグ・メモリ７とバッファ・メモリ８とを有している。

タグ・メモリ７は、バッファ・メモリ８に格納されてい
るデータの主記憶アドレスなどを保持するものである。

バッファ・メモリ８は、主記憶１上のデータの写しを保
持する。

主記憶１に接続されるメモリ・バス２上に複数の処理装
置３−１ないし３−ｎを接続することが可能な情報処理
装置において、処理装置３−ｉ（ｉ＝１，２．・・・、
ｎ）がキャッシュ・メモリ付きのものと仮定する。この
ような情報処理装置において、他の処理装置が処理装置
３−ｉのキャッシュ・メモリ６内に格納されているデー
タの主記憶アドレスと同一の主記憶アドレスへの書込み
を行った場合、処理装置３−ｉのキャッシュ・メモリ６
内のデータと主記憶１上のデータに不一致が生じる。こ
れを防止するため、処理装置３−ｉのキャッシュ・メモ
リ６内の該当エントリを無効化するか、或いは他の処理
装置の書込データを処理装置３−ｉのキャッシュ・メモ
リ６内にも取り込むことが必要となる。

〔従来の技術〕

従来、キャッシュ・メモリを備えた処理装置における一
致化を行う方法は、 ｉ）処理プログラム毎に主記憶の別領域を割り当て、タ
スク切替え時にソフトにより全エントリを無効化する。

ｉｉ）メモリ・アクセス・サイクル内で一致化を行なう
。

と言うものであった。しかし、これらの方法には以下の
問題がある。第１の方法では、主記憶を分割／占有する
ため、主記憶の使用効率が悪く、タスク切替えまで１つ
の処理装置を占有しなければキャッシュ・メモリの有効
利用が計れず、性能向上が望めない。

第６図は第２の方法を実施するための装置のブロック図
であり、第７図はそのタイミングを示す図である。同図
において、９はアドレス・レジスタ、１０は比較回路、
１）は一致検出信号一線、１２は無効化指示信号線をそ
れぞれ示す。

メモリ・バス２上のアドレスをアドレス・レジスタ９に
取り込む。アドレス・レジスタ９のアドレス部で以てタ
グ・メモリ７をリード・アクセスし、続出データとアド
レス・レジスタ９のタグ比較部とを比較回路１０で比較
し、一致した場合には一致検出信号一線ｔで制御部４へ
通知する。制御部４では、当該アクセスが書込みであれ
ば、無効化指示信号Ｖｏｆｆでタグ・メモリ７の無効化
を指示する。

この第２の方法を用いれば、第１の方法の持つ問題点は
解決される。しかし、この第２の方法は、第７図に示す
様に、アドレス・レジスタ有効時間内に上記一連の動作
を行なわねばならず、タグ・メモリ７や比較回路１０、
制御部４を高速なものにしなければならない。従って、
最悪の場合、メモリ・アクセス・サイクルを短縮できず
、情報処理装置全体の性能に影響を与える。また、この
第２の方法では、アドレス・レジスタ有効時、自処理装
置の主記憶アクセスを停止する必要が出て来る。

〔解決しようとする問題点〕 本発明は、この点に鑑みて創作されたものであって、主
記憶に接続されるバス上の動作に無理なく追従し、他処
理装置の主記憶アクセスを常時監視し、自処理装置内の
キャッシュ・メモリにヒットしたアドレスを保持するこ
とで一致化の為の時間に余裕を持たせる簡単な手段を提
供することを目的としている。

〔問題点を解決するための手段〕

第１図は本発明の原理図である。主記憶１にはメモリ・
バス２が接続され、メモリ・バス２には複数の処理装置
３−１ないし３−ｎが接続される。

複数の処理装置の中の少なくとも１個はキャッシュ・メ
モリ６を有している。図示の例では、処理袋Ｗ３−１が
キャッシュ・メモリ６を有している。

キャッシュ・メモリ６を備える処理装置３−１は、メモ
リ・バス２上のアドレスを取り込むアドレス・レジスタ
９と、ｍ個（ｍは２以上）のバックアンプ・レジスタと
を有している。図示の例では、２個のバックアップ・レ
ジスタ１３−１．１３−２が設けられている。

アドレス・レジスタ９に取り込まれたアドレスＡｉ　は
バックアップ・レジスタ１３−１に格納され、アドレス
・レジスタ９に取り込まれたアドレスＡｚ（アドレスＡ
Ｉの次に取り込まれたアドレス）はパックアンプ・レジ
スタ１３−２に格納され、アドレス・レジスタ９に取り
込まれたアドレスＡ３は再びバックアップ・レジスタ１
３−１に格納される。以下同様な動作が繰り返される。

なお、同図において、制御部４はメモリ・アクセスの制
御を行うものである。また、１）は一致検出信号線、１
２は無効化信号線、１４はアドレス・マルチプレクサ、
１５は切替指示信号線、１６はマルチプレクサ制御線を
それぞれ示している。

〔実施例〕

第２図は本発明の１実施例のブロック図である。

同図において、１３−１と１３−２はバックアップ・レ
ジスタ、１４はアドレス・マルチプレクサ、１５は切替
指示信号線、１６はマルチプレクサ制御信号線をそれぞ
れ示している。

従来例と同様、メモリ・バス上のアドレスをアドレス・
レジスタ９に取り込む。同時に切替指示信号ＢＡＩＳで
指示されているバンクアンプ・レジスタ１３−１又は１
３−２にアドレス・レジスタ９のアドレス部を保持する
。アルドレス・レジスタ９のタグ比較部とタグ・メモリ
７からの読出データとを比較回路１０で比較し、−散積
出信号ｂｉｔで制御部４へ通知する。制御部４は、メモ
リ・バスと自処理装置のアクセスの空き時間に、切替指
示信号ＢＡＩＳと、無効化指示信号Ｖｏｆｆでタグ・メ
モ＋Ｊ　７の無効化を指示する。バックアップ・レジス
タを２つ用意することで、無効化を１メモリ・アクセス
・サイクル時間だけ遅らせても無効化アドレスを保持す
ることが可能となる。

第３図はタイミング例を示す図である。同図において、
＃１．＃２．・・・はクロックを表している。

メモリ・バス２上にアドレスＡＩが現れると、クロック
＃２でアドレスＡ１はアドレス・レジスタ９にセットさ
れる。これと同時にアドレスＡ１はアドレス・マルチプ
レクサ１４に入力され、マルチプレクサ制御信号線１６
がアドレス・レジスタ９を選択していると、アドレスＡ
、がアドレス・マルチプレクサ１４から出力され、これ
によりタグ・メモリ７がリード・アクセスされる。切替
指示信号ＢＡＩＳがオフであるので、クロック＃３でア
ドレスＡＩ　はバックアップ・レジスタ１３−１にセン
トされる。タグ・メモリ７にアドレスＡ、が存在する場
合には、第３サイクル（クロック＃３とクロック＃４の
間）で−散積出信号ｂｉｔがオンになる。

クロック＃４でマルチプレクサ制御信号１６は自処理装
置アドレスＡ４を選択し、アドレスＡ４がアドレス・マ
ルチプレクサ１４から出力され、これによりタグ・メモ
リ７がリード・アクセスされる。

また、クロック＃４でメモリ・バス２上にアドレスＡ２
が現れ、クロック＃５でアドレスＡ２はアドレス・レジ
スタ９にセットされる。クロック＃６では、クロック＃
５からクロック＃８までの間は切替指示信号ＢＡＩＳが
オンであるので、アドレスＡ２はバックアップ・レジス
タ１３−２にセットされる。また、クロック＃６でマル
チプレクサ制御信号１６はバックアップ・レジスタ１３
−１を選択するので、書込みであることを条件にして、
タグ・メモリ７の該当エントリの有効フラグをりリアす
る。

クロック＃７でメモリ・バス２上にはアドレスＡ、が現
れる。また、クロック＃７でマルチプレクサ制御信号１
６はアドレス・レジスタ９を選択するので、アドレス・
レジスタ９に格納されているアドレスＡ２がアドレス・
マルチプレクサ１４から出力され、これによりタグ・メ
モリ７がリード・アクセスされる。クロック＃８で、メ
モリ・バス２上のアドレスＡ３はアドレス・レジスタ９
にセントされる。アドレスＡ２がタグ・メモリ７の中に
存在する場合には、第８サイクル（クロック＃８とクロ
ック＃９の間）で−散積出信号ｂｉｔがオンになる。ク
ロック＃９では、切替指示信号ＢＡＩＳがオフであるの
で、アドレス・レジスタ９に格納されているアドレスＡ
３はバックアップ・レジスタ１３−１にセットされる。

　゛ 上述のように、本発明では、アドレス・マルチプレクサ
１４を持ち、他処理装置アクセスに優先して自処理装置
のキャッシュ・アクセスを行なうことが可能となる。こ
れは、バックアップ・レジスタにより、メモリ・バス上
のアドレスを長時間保持し、無効化の時間に余裕を持た
せたためである。

本実施例では、無効化を行うためのタグ・メモリのアド
レスの保持を行うために、バックアンプ・レジスタのビ
ット数は、タグ・メモリのアドレス幅だけでよい。

メモリ・バス上のデータをバッファ・メモリに取込み、
−敗北を行う場合、バッファ・メモリのアドレス幅のバ
ンクアップ・レジスタと、データ・レジスタを用意すれ
ば、実現できる。

〔発明の効果〕

以上の説明から明らかなように、本発明によれば、他処
理装置の主記憶への書込みが自らのキャッシュ・メモリ
で保持するデータのアドレスと一致した場合、主記憶と
の一致化を容易に行うことが出来る。また、自処理装置
のアクセスも停止することがない。

【図面の簡単な説明】

第１図は本発明の原理図、第２図は本発明の実施例のブ
ロック図、第３図は第２図の実施例のタイミングを示す
図、第４図は情報処理装置の構成を示す図、第５図はキ
ャッシュ・メモリを備えた処理装置の例を示す図、第６
図は従来例のブロック図、第７図は従来例の無効化タイ
ミングを示す図である。 １・・・主記憶、２・・・メモリ・バス、３−１ないし
３−ｎ・・・処理装置、４・・・制御部、５・・・処理
部、６・・・キャッシュ・メモリ、７・・・タグ・メモ
リ、８・・・バッファ・メモリ、９・・・アドレス・レ
ジスタ、１０・・・比較回路、１）・・・−散積出信号
線、１２・・・無効化指示信号線、１３−１と１３−２
・・・バンクアップ・レジスタ、１４・・・アドレス・
マルチプレクサ、１５・・・切替指示信号線、１６・・
・マルチプレクサ制御信号線。

Claims (1)

1. 【特許請求の範囲】 主記憶（１）と、 主記憶（１）に接続されたメモリ・バス（２）と、メモ
   リ・バス（２）に接続された複数の処理装置（３−１な
   いし３−ｎ）と を具備し、 且つ、複数の処理装置の中の少なくとも１個がキャッシ
   ュ・メモリ（６）を備えた処理装置である所の情報処理
   装置において、 キャッシュ・メモリ（６）を備える処理装置に、メモリ
   ・バス（２）上のアドレスを取り込むアドレス・レジス
   タ（９）と、ｍ個（ｍは２以上）のバックアップ・レジ
   スタ（１３−１、１３−２、・・・）とを設け、アドレ
   ス・レジスタ（９）に取り込まれた第ｉ番目のアドレス
   Ａ＿ｉ（ｉ＝１、２、・・・、ｍ）を第ｉ番目のバック
   アップ・レジスタに格納し、アドレス・レジスタ（９）
   に取り込まれたアドレスＡ＿ｍ＿＋＿１を再び第１番目
   のバックアップ・レジスタに格納し、以下同様な動作を
   繰り返す ように構成したことを特徴とするキャッシュ・メモリ制
   御方式。