JPS60117681A - 半導体装置 - Google Patents
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
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-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体装置に関し、特にＰＮ接合を有する半
導体装置において、Ｐ型半導体領域を、ガリウムとボロ
ン等の２種類の不純物源でそれぞれ形成された２つの領
域からなるものとすることにより、素子のライフタイム
を短く制御し、ウェハによるバラツキ、及び面内バラツ
キをなくし、均一性よく製造できるようにしたものに関
するものである。
導体装置において、Ｐ型半導体領域を、ガリウムとボロ
ン等の２種類の不純物源でそれぞれ形成された２つの領
域からなるものとすることにより、素子のライフタイム
を短く制御し、ウェハによるバラツキ、及び面内バラツ
キをなくし、均一性よく製造できるようにしたものに関
するものである。
一般に、ＧＴＯサイリスクをインバータ回路に適用する
場合、出力電流を平滑化するためのフリーホイーリング
（還流）ダイオードが用いられ、これはＧＴＯサイリス
タとは逆並列に挿入される。
場合、出力電流を平滑化するためのフリーホイーリング
（還流）ダイオードが用いられ、これはＧＴＯサイリス
タとは逆並列に挿入される。
ＧＴＯサイリスクがターンオンする際に、還流ダイオー
ドの逆回復電荷によりＧＴＯサイリスクに瞬時的な過電
流が流れるが、この過電流ピーク値を小さくするために
は、還流ダイオードの逆回復電荷を少なくする必要があ
る。ダイオードの逆回復電荷の調整には、素子のライフ
タイムを短くして逆回復時間を早める方法が用いられる
が、この方法では通電時での素子の順電圧降下が大きく
なる。このため、還流ダイオードの適用に際しては、逆
回復時間によるスイッチング損失と、順電圧降下による
順方向オン損失との相反する両者の最適化を考慮する必
要がある。
ドの逆回復電荷によりＧＴＯサイリスクに瞬時的な過電
流が流れるが、この過電流ピーク値を小さくするために
は、還流ダイオードの逆回復電荷を少なくする必要があ
る。ダイオードの逆回復電荷の調整には、素子のライフ
タイムを短くして逆回復時間を早める方法が用いられる
が、この方法では通電時での素子の順電圧降下が大きく
なる。このため、還流ダイオードの適用に際しては、逆
回復時間によるスイッチング損失と、順電圧降下による
順方向オン損失との相反する両者の最適化を考慮する必
要がある。
まず従来のダイオードについて説明する。第１図ないし
第６図は従来の半導体装置の製造方法を示し、まず第１
図のＮ型シリコン基板１に公知の硝酸、塩酸、硫酸系の
混合液で拡散前処理を施し、シリコン基板１に付着した
汚染物、重金属を除去する。次にシリコン基板１に熱酸
化膜を形成後、ガリウム拡散によりＰ型半導体領域２を
両面に形成する。次にＰ型半導体領域２の片面を研磨あ
るいはエツチングによりラップし、ＰＮ構造を形成する
。次にこれを公知の弗酸液に浸漬し熱酸化膜を全面エッ
チした後、公知の硝酸、塩酸、硫酸系の混合液で拡散前
処理を施し、熱酸化膜を数ミクロン形成する。次に公知
の写真製版技術でＰ面に、上記熱酸化膜がＮ面の熱酸化
膜除去時に除去されないためのレジストを塗布した後、
他方のＮ面に形成した熱酸化膜を弗化アンモニウムと弗
酸の混合液で全面除去する。熱硫酸槽にシリコン基板を
入れ、上記レジストを除去した後、公知の硝酸、塩酸の
混合液で拡散前処理を施し、次にリン拡散で高濃度のＮ
型半導体領域（Ｎ 領域）３を形成する。次に公知の写
真製版技術でもってメサ溝部の酸化膜をエツチングした
後、硝酸、弗酸、酢酸が６：１：２の混合液でシリコン
のエンチングを行ない、ＰＮ接合が露出したメサ溝部４
を形成する。次に弗酸の液にシリコンを浸漬して全面酸
化膜エツチングをする。次にＰ型半導体領域２の表面に
数百人の膜厚の金蒸着を施し、８００〜９００℃の範囲
の温度で金拡散を施し、次にシリコン表面に付着した金
蒸着膜を硝酸、塩酸の混合液（王水）で除去した後、シ
リコンを、硝酸、弗酸、酢酸が６：１：２のシリコンエ
ツチング液の中に浸漬し数十秒間メサエッチをし、メサ
溝部４の全浮遊物を除去する。この工程はガラスパッシ
ベーションの前処理工程であり、そののちメサ溝部４に
ガラスを塗布し、７００℃前後でガラス焼成をする。ガ
ラスパッシベーション被膜５形成後、Ｐ型半導体領域２
表面に蒸着法でＡＪ蒸着をする。
第６図は従来の半導体装置の製造方法を示し、まず第１
図のＮ型シリコン基板１に公知の硝酸、塩酸、硫酸系の
混合液で拡散前処理を施し、シリコン基板１に付着した
汚染物、重金属を除去する。次にシリコン基板１に熱酸
化膜を形成後、ガリウム拡散によりＰ型半導体領域２を
両面に形成する。次にＰ型半導体領域２の片面を研磨あ
るいはエツチングによりラップし、ＰＮ構造を形成する
。次にこれを公知の弗酸液に浸漬し熱酸化膜を全面エッ
チした後、公知の硝酸、塩酸、硫酸系の混合液で拡散前
処理を施し、熱酸化膜を数ミクロン形成する。次に公知
の写真製版技術でＰ面に、上記熱酸化膜がＮ面の熱酸化
膜除去時に除去されないためのレジストを塗布した後、
他方のＮ面に形成した熱酸化膜を弗化アンモニウムと弗
酸の混合液で全面除去する。熱硫酸槽にシリコン基板を
入れ、上記レジストを除去した後、公知の硝酸、塩酸の
混合液で拡散前処理を施し、次にリン拡散で高濃度のＮ
型半導体領域（Ｎ 領域）３を形成する。次に公知の写
真製版技術でもってメサ溝部の酸化膜をエツチングした
後、硝酸、弗酸、酢酸が６：１：２の混合液でシリコン
のエンチングを行ない、ＰＮ接合が露出したメサ溝部４
を形成する。次に弗酸の液にシリコンを浸漬して全面酸
化膜エツチングをする。次にＰ型半導体領域２の表面に
数百人の膜厚の金蒸着を施し、８００〜９００℃の範囲
の温度で金拡散を施し、次にシリコン表面に付着した金
蒸着膜を硝酸、塩酸の混合液（王水）で除去した後、シ
リコンを、硝酸、弗酸、酢酸が６：１：２のシリコンエ
ツチング液の中に浸漬し数十秒間メサエッチをし、メサ
溝部４の全浮遊物を除去する。この工程はガラスパッシ
ベーションの前処理工程であり、そののちメサ溝部４に
ガラスを塗布し、７００℃前後でガラス焼成をする。ガ
ラスパッシベーション被膜５形成後、Ｐ型半導体領域２
表面に蒸着法でＡＪ蒸着をする。
次に公知の写真製版技術で金属電極６を形成する。
次に裏面全体に蒸着法で金属電極７を形成する。
次に４００〜５００℃でシンターを施し、第６図に示す
ＰＮ構造を有するダイオードを製造する。
ＰＮ構造を有するダイオードを製造する。
従来のＰＮ構造からなるダイオードの製造方法は、以上
説明した通りであるが、素子のライフタイムを短くする
必要から金拡散工程を採用している。しかしこの金拡散
を用いた素子では、金拡散によるライフタイムのウェハ
面内のバラツキ、及び各ウェハ間のバラツキが多（、こ
のバラツキがないことは第１４図（ａｌのりカバリ−タ
イムｔｒｒの分布からも明らかである。ここで、ライフ
タイムはりカバリ−タイムに所定の係数をかけて得られ
るものである。
説明した通りであるが、素子のライフタイムを短くする
必要から金拡散工程を採用している。しかしこの金拡散
を用いた素子では、金拡散によるライフタイムのウェハ
面内のバラツキ、及び各ウェハ間のバラツキが多（、こ
のバラツキがないことは第１４図（ａｌのりカバリ−タ
イムｔｒｒの分布からも明らかである。ここで、ライフ
タイムはりカバリ−タイムに所定の係数をかけて得られ
るものである。
本発明は上記従来の問題点を解消するためになされたも
ので、第１．第２の半導体領域からなるＰＮ接合を有す
る半導体装置において、第２の半導体領域を異なる不純
物源で形成した高比抵抗領域と低比抵抗領域とからなる
ものとすることにより、ダイオードの各ウェハ間の、及
びウェハ面内のライフタイムの分布を均一にして、歩留
り向上を図り、さらに順電圧降下によ、る順方向オン損
失を小さくし、かつ逆回復電荷を調整してスイッチング
損失を少なくするようにした半導体装置を提供すること
を目的としている。
ので、第１．第２の半導体領域からなるＰＮ接合を有す
る半導体装置において、第２の半導体領域を異なる不純
物源で形成した高比抵抗領域と低比抵抗領域とからなる
ものとすることにより、ダイオードの各ウェハ間の、及
びウェハ面内のライフタイムの分布を均一にして、歩留
り向上を図り、さらに順電圧降下によ、る順方向オン損
失を小さくし、かつ逆回復電荷を調整してスイッチング
損失を少なくするようにした半導体装置を提供すること
を目的としている。
以下本発明の一実施例を図について説明する。
本発明の一実施例による半導体装置（第１３図）の製造
方法を第７図ないし第１３図を用いて説明する。まず第
７図に示されるＮ型シリコン基板１に公知の硝酸、塩酸
、硫酸系の混合液で拡散前処理を施し、シリコン基板ｌ
に付着した汚染物、重金属を除去する０次にシリコン基
板ｌに熱酸化膜を形成し、公知の写真製版技術で該酸化
膜を選択的にエツチングし、そのエツチングにより露出
したシリコンの露出面にボロンを拡散して、Ｐ型半導体
領域２の第１領域（低比抵抗領域）２ａを選択的に形成
する。そしてその後従来の製造方法の場合と同様に表裏
の全面にガリウム拡散を行なうと、表面ではボロンの拡
散されていない領域にのみガリウム拡散が行われてＰ型
半導体領域２の第２領域（高比抵抗領域）２ｂが形成さ
れ、−刃裏面にはガリウム拡散によるＰ型半導体領域２
が全面に形成される。この時、第１５図の拡散プロファ
イルに示されるように、ボロンの拡散係数はガリウムの
拡散係数より小さい（拡散が遅い）ため、ガリウム拡散
の深さとボロン拡散の深さとが同一になるよう制御する
。第９図はガリウム拡散完了の状態を示す。
方法を第７図ないし第１３図を用いて説明する。まず第
７図に示されるＮ型シリコン基板１に公知の硝酸、塩酸
、硫酸系の混合液で拡散前処理を施し、シリコン基板ｌ
に付着した汚染物、重金属を除去する０次にシリコン基
板ｌに熱酸化膜を形成し、公知の写真製版技術で該酸化
膜を選択的にエツチングし、そのエツチングにより露出
したシリコンの露出面にボロンを拡散して、Ｐ型半導体
領域２の第１領域（低比抵抗領域）２ａを選択的に形成
する。そしてその後従来の製造方法の場合と同様に表裏
の全面にガリウム拡散を行なうと、表面ではボロンの拡
散されていない領域にのみガリウム拡散が行われてＰ型
半導体領域２の第２領域（高比抵抗領域）２ｂが形成さ
れ、−刃裏面にはガリウム拡散によるＰ型半導体領域２
が全面に形成される。この時、第１５図の拡散プロファ
イルに示されるように、ボロンの拡散係数はガリウムの
拡散係数より小さい（拡散が遅い）ため、ガリウム拡散
の深さとボロン拡散の深さとが同一になるよう制御する
。第９図はガリウム拡散完了の状態を示す。
次に片面シリコンラップを行ない、裏面にリン拡散で高
濃度Ｎ型半導体領域（Ｎ 領域）３を形成する。次にガ
リウム拡散でもって形成したＰ型半導体領域２の第２領
域２ｂの表面より、メサ溝４を形成し、次に弗酸の液に
シリコンを浸漬して全面酸化膜エツチングする。次にＰ
型半導体領域２の第１領域２ａの表面に数百人の膜厚の
金蒸着を施し、８００〜９００ ’ｃの温度で金拡散す
る。
濃度Ｎ型半導体領域（Ｎ 領域）３を形成する。次にガ
リウム拡散でもって形成したＰ型半導体領域２の第２領
域２ｂの表面より、メサ溝４を形成し、次に弗酸の液に
シリコンを浸漬して全面酸化膜エツチングする。次にＰ
型半導体領域２の第１領域２ａの表面に数百人の膜厚の
金蒸着を施し、８００〜９００ ’ｃの温度で金拡散す
る。
次にシリコン表面に付着した金蒸着膜を王水でもって除
去した後、シリコンエツチング液の中にシリコンを浸漬
し、数十秒間エツチングする。次にガラスパッシベーシ
ョン膜５を形成する。後工程でＡＪ金属電極６．裏面の
金属電極７を形成して本実施例のＰＮ構造を有するダイ
オード（第１３図）を製造する。
去した後、シリコンエツチング液の中にシリコンを浸漬
し、数十秒間エツチングする。次にガラスパッシベーシ
ョン膜５を形成する。後工程でＡＪ金属電極６．裏面の
金属電極７を形成して本実施例のＰＮ構造を有するダイ
オード（第１３図）を製造する。
本実施例ではＰ型半導体領域２内に共有結合半径（ｒ
（Ｇａ） ＝ １．４人、ｒ （Ｂｏｒｏｎ ） ＝０
．８８人）の異なる２種類の不純物源、ガリウムとボロ
ンとを拡散しており、逆方向耐圧については従来と同じ
くガリウム拡散層である第２領域２ａとＮ型半導体領域
１とのＰＮ接合で決まり、メサ溝４周辺の空乏層の広が
りも同一で、耐圧を従来通り維持できる。また中央部の
第１領域２ａは高濃度で共有結合半径の短いボロンでも
って形成しているので、ガリウムの場合と比較してシリ
コン基板ｌ内に欠陥層又は転位、空孔を多く形成でき、
この欠陥層等の増加によりシリコン基板１中へ拡散され
る全濃度の制御が容易で、シリコン基板１中のライフタ
イムの制御が容易となる。
（Ｇａ） ＝ １．４人、ｒ （Ｂｏｒｏｎ ） ＝０
．８８人）の異なる２種類の不純物源、ガリウムとボロ
ンとを拡散しており、逆方向耐圧については従来と同じ
くガリウム拡散層である第２領域２ａとＮ型半導体領域
１とのＰＮ接合で決まり、メサ溝４周辺の空乏層の広が
りも同一で、耐圧を従来通り維持できる。また中央部の
第１領域２ａは高濃度で共有結合半径の短いボロンでも
って形成しているので、ガリウムの場合と比較してシリ
コン基板ｌ内に欠陥層又は転位、空孔を多く形成でき、
この欠陥層等の増加によりシリコン基板１中へ拡散され
る全濃度の制御が容易で、シリコン基板１中のライフタ
イムの制御が容易となる。
本構成を採用することにより、シリコンウェハ面内のラ
イフタイムのバラツキ、各ウェハ間のライフタイムのバ
ラツキが少なく、半導体装置を均一、且つ安定に製造す
ることができ、歩留りを向上できる。ここで本発明によ
るダイオードのライフタイム、即ちリカバリータイムの
分布は第１４図（ｂ）かられかるように、非常に改善さ
れていることがわかる。またこのようにライフタイムを
小さくできることによって逆回復時間を短くでき、スイ
ッチング損失を小さくできる。さらに中央部のＰ型半導
体領域の濃度が高いため順方向の電圧降下も小さくでき
、順方向の損失も小さくなった。
イフタイムのバラツキ、各ウェハ間のライフタイムのバ
ラツキが少なく、半導体装置を均一、且つ安定に製造す
ることができ、歩留りを向上できる。ここで本発明によ
るダイオードのライフタイム、即ちリカバリータイムの
分布は第１４図（ｂ）かられかるように、非常に改善さ
れていることがわかる。またこのようにライフタイムを
小さくできることによって逆回復時間を短くでき、スイ
ッチング損失を小さくできる。さらに中央部のＰ型半導
体領域の濃度が高いため順方向の電圧降下も小さくでき
、順方向の損失も小さくなった。
〔発明の効果〕
以上のように、本発明によれば、第１．第２の半導体領
域からなるＰＮ接合を有する半導体装置において、第２
導電型の第２の半導体領域を異なる不純物源で形成され
た第１領域と第２領域とからなるものとしたので、シリ
コンウェハ面内のライフタイムのバラツキ、各ウェハ間
のバラツキが少なく、均一、且つ安定に半導体装置を製
造でき、しかもスイッチング損失が小さいばかりでなく
、順方向損失も小さい半導体装置が得られる効果がある
。
域からなるＰＮ接合を有する半導体装置において、第２
導電型の第２の半導体領域を異なる不純物源で形成され
た第１領域と第２領域とからなるものとしたので、シリ
コンウェハ面内のライフタイムのバラツキ、各ウェハ間
のバラツキが少なく、均一、且つ安定に半導体装置を製
造でき、しかもスイッチング損失が小さいばかりでなく
、順方向損失も小さい半導体装置が得られる効果がある
。
第１図ないし第６図は従来のダイオードの製造方法を示
す断面図、第７図ないし第１３図は本発明の一実施例に
よるダイオードの製造方法を示す断面図、第１４図は従
来及び本発明のダイオードのりカバリ−タイムの分布を
示す図、第１５図はＰ型半導体の高比抵抗領域と低比抵
抗領域の拡散プロファイルを示す図である。 ｌはＮ型半導体、２，２ｂはガリウムＰ型半導体領域（
高比抵抗領域）、２ａはボロンＰ型半導体領域（低比抵
抗領域）、３は高濃度Ｎ型半導体領域（Ｎ＋領領域、４
はメサ溝、５はガラスバ・ノシベーション、６は／ｌ電
極（又は金属電極）、７は金属電極である。 代理人 大岩増雄 １、事件の表示 特願昭 ５８−２２７２０２号２１発
明の名称 半導体装置 ３、補正をする者 明細書の発明の詳細な説明の欄 ６、補正の内容 ＋１１ 明細書第８頁第６行のｒ２ａＪを「２ｂ」に訂
正する。 以 上
す断面図、第７図ないし第１３図は本発明の一実施例に
よるダイオードの製造方法を示す断面図、第１４図は従
来及び本発明のダイオードのりカバリ−タイムの分布を
示す図、第１５図はＰ型半導体の高比抵抗領域と低比抵
抗領域の拡散プロファイルを示す図である。 ｌはＮ型半導体、２，２ｂはガリウムＰ型半導体領域（
高比抵抗領域）、２ａはボロンＰ型半導体領域（低比抵
抗領域）、３は高濃度Ｎ型半導体領域（Ｎ＋領領域、４
はメサ溝、５はガラスバ・ノシベーション、６は／ｌ電
極（又は金属電極）、７は金属電極である。 代理人 大岩増雄 １、事件の表示 特願昭 ５８−２２７２０２号２１発
明の名称 半導体装置 ３、補正をする者 明細書の発明の詳細な説明の欄 ６、補正の内容 ＋１１ 明細書第８頁第６行のｒ２ａＪを「２ｂ」に訂
正する。 以 上
Claims (1)
- （１） 第１導電型の第１の半導体領域と、それぞれ異
なる第１．第２の不純物源によりともに第２導電型を有
するよう形成された低比抵抗領域及び高比抵抗領域から
なり上記第１の半導体領域とＰＮ接合を形成する第２導
電型の第２の半導体領域と、該第２の半導体領域の高比
抵抗領域の表面よりＰＮ接合が露出するよう形成された
メサ溝とを備えたこと−を特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22720283A JPS60117681A (ja) | 1983-11-29 | 1983-11-29 | 半導体装置 |
| DE19843442644 DE3442644C2 (de) | 1983-11-29 | 1984-11-22 | Mesaförmiges Halbleiterbauteil |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22720283A JPS60117681A (ja) | 1983-11-29 | 1983-11-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60117681A true JPS60117681A (ja) | 1985-06-25 |
Family
ID=16857093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22720283A Pending JPS60117681A (ja) | 1983-11-29 | 1983-11-29 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS60117681A (ja) |
| DE (1) | DE3442644C2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3841149A1 (de) * | 1988-12-07 | 1990-06-13 | Asea Brown Boveri | Verfahren zur herstellung einer leistungshalbleiterdiode |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2422345A1 (de) * | 1973-05-09 | 1975-11-20 | Siemens Ag | Verfahren zur herstellung einer halbleitervorrichtung |
| DE2348324A1 (de) * | 1973-09-26 | 1975-04-03 | Licentia Gmbh | Verfahren zum herstellen von mesatransistoren |
| GB2056168A (en) * | 1979-08-01 | 1981-03-11 | Gen Instrument Corp | Method of fabricating P-N junction with high breakdown voltage |
| JPS57207382A (en) * | 1981-06-16 | 1982-12-20 | Toyo Electric Mfg Co Ltd | High-speed diode |
| JPH0234188B2 (ja) * | 1981-06-16 | 1990-08-01 | Toyo Electric Mfg Co Ltd | Kosokudaioodo |
-
1983
- 1983-11-29 JP JP22720283A patent/JPS60117681A/ja active Pending
-
1984
- 1984-11-22 DE DE19843442644 patent/DE3442644C2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE3442644C2 (de) | 1994-06-09 |
| DE3442644A1 (de) | 1985-06-05 |
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