JP2649803B2 - 高速整流素子の製造方法 - Google Patents
高速整流素子の製造方法Info
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- JP2649803B2 JP2649803B2 JP62126162A JP12616287A JP2649803B2 JP 2649803 B2 JP2649803 B2 JP 2649803B2 JP 62126162 A JP62126162 A JP 62126162A JP 12616287 A JP12616287 A JP 12616287A JP 2649803 B2 JP2649803 B2 JP 2649803B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明はキャリアのライフタイムを制御する目的で
重金属から成る不純物（以下、キラー不純物と記す。）
を所定の導電型領域内に拡散する高速整流素子の製造方
法に関する。
重金属から成る不純物（以下、キラー不純物と記す。）
を所定の導電型領域内に拡散する高速整流素子の製造方
法に関する。
［従来の技術］ 第２図は、従来のこの種の製造方法によって得られた
高速整流素子の構造の一例を示す断面図である。
高速整流素子の構造の一例を示す断面図である。
図において、半導体基板10は、N+型エピタキシャル基
板１上にN-型エピタキシャル層２が形成され、さらに、
このN-型エピタキシャル層２内に公知の選択拡散法によ
りアノード領域となるＰ型層３が形成されている。
板１上にN-型エピタキシャル層２が形成され、さらに、
このN-型エピタキシャル層２内に公知の選択拡散法によ
りアノード領域となるＰ型層３が形成されている。
また、N+型エピタキシャル基板１の裏面側にはカソー
ド領域となるN++層４が形成され、このN++層４の外側に
カソード側電極金属５が設けられている。
ド領域となるN++層４が形成され、このN++層４の外側に
カソード側電極金属５が設けられている。
一方、N-型エピタキシャル層２内に選択拡散によって
形成されたＰ型層３と、N-型エピタキシャル層２との間
に形成されたＰ−Ｎ接合部の耐圧保持を目的としてN+層
から成るチャンネルストッパ層６が前記Ｐ−Ｎ接合部の
表面露出部分に近接して形成されている。
形成されたＰ型層３と、N-型エピタキシャル層２との間
に形成されたＰ−Ｎ接合部の耐圧保持を目的としてN+層
から成るチャンネルストッパ層６が前記Ｐ−Ｎ接合部の
表面露出部分に近接して形成されている。
次に、上記Ｐ型層３側から重金属であるキラー不純物
として、例えば金（Au）を、いわゆるキラー拡散した
後、例えば鉛系ガラスにより前記のＰ型層３およびN+層
６を跨ぐようにガラスパッシベーション層７が形成され
る。また、Ｐ型層３上には前記ガラスパッシベーション
層７と分離されてアノード側電極金属８が形成されてい
る。
として、例えば金（Au）を、いわゆるキラー拡散した
後、例えば鉛系ガラスにより前記のＰ型層３およびN+層
６を跨ぐようにガラスパッシベーション層７が形成され
る。また、Ｐ型層３上には前記ガラスパッシベーション
層７と分離されてアノード側電極金属８が形成されてい
る。
［発明が解決しようとする問題点］ 上記のような従来の高速整流素子の構造では次のよう
に問題点がある。
に問題点がある。
（１）選択拡散により形成されたアノード領域となるＰ
型層３の拡散周縁部に、その選択拡散時にマスクとして
使用するシリコン酸化膜とシリコン半導体基板10自体の
熱膨張係数の差によって誘起される結晶の転移や、結晶
の不整、応力の集中等が発生し、これが後工程での重金
属から成るキラー不純物のキラー拡散により素子の特性
の劣化に結び付く。すなわち、キラー拡散によりシリコ
ン半導体基板10中にキラー不純物として重金属が入ると
き、結晶の転移している部分、結晶の不整部分、あるい
は応力の集中部分に重金属が偏析することにより、Ｐ−
Ｎ接合部表面でリーク電流が増大し、素子の耐圧特性の
劣化として表われる。
型層３の拡散周縁部に、その選択拡散時にマスクとして
使用するシリコン酸化膜とシリコン半導体基板10自体の
熱膨張係数の差によって誘起される結晶の転移や、結晶
の不整、応力の集中等が発生し、これが後工程での重金
属から成るキラー不純物のキラー拡散により素子の特性
の劣化に結び付く。すなわち、キラー拡散によりシリコ
ン半導体基板10中にキラー不純物として重金属が入ると
き、結晶の転移している部分、結晶の不整部分、あるい
は応力の集中部分に重金属が偏析することにより、Ｐ−
Ｎ接合部表面でリーク電流が増大し、素子の耐圧特性の
劣化として表われる。
特にキラー不純物がAuの場合、侵入型拡散のAu原子が
異常に速い拡散行動を行ない、拡散マスクとして使用さ
れるシリコン酸化膜等の残留応力のある部分に対して異
常分布し易いと言われており、このことは換言すれば、
応力の存在するシリコン半導体基板の表面近傍では、異
常拡散および蓄積がし易いことを示している。
異常に速い拡散行動を行ない、拡散マスクとして使用さ
れるシリコン酸化膜等の残留応力のある部分に対して異
常分布し易いと言われており、このことは換言すれば、
応力の存在するシリコン半導体基板の表面近傍では、異
常拡散および蓄積がし易いことを示している。
さらに、シリコン半導体基板10と熱膨張係数の大きく
異なるガラスを用いてガラスパッシベーション層７を形
成した場合には、さらに一層キラー不純物は偏って拡散
し易く、またN+型エピタキシャル基板１の不純物濃度と
N-エピタキシャル層２の不純物濃度との差に起因して応
力の集中と転移の発生を促し、これらが素子の耐圧劣化
につながり易いという問題点がある。
異なるガラスを用いてガラスパッシベーション層７を形
成した場合には、さらに一層キラー不純物は偏って拡散
し易く、またN+型エピタキシャル基板１の不純物濃度と
N-エピタキシャル層２の不純物濃度との差に起因して応
力の集中と転移の発生を促し、これらが素子の耐圧劣化
につながり易いという問題点がある。
（２）一般に、ガラスパッシベーション工程におけるガ
ラス焼成温度とキラー拡散温度とはほぼ同じである。従
って、キラー拡散工程を経た後にガラスパッシベーショ
ン工程で再度半導体基板10を同一温度で加熱すると、キ
ラー拡散時に半導体基板10内に入った重金属の拡散がさ
らに進行したり、最適条件から外れたり、またアニール
効果による悪影響や、ガラス焼成時の温度の急上昇、下
降を伴うことになり、必要以上に転移が進行し、素子の
耐圧の劣化をもたらすことになる。
ラス焼成温度とキラー拡散温度とはほぼ同じである。従
って、キラー拡散工程を経た後にガラスパッシベーショ
ン工程で再度半導体基板10を同一温度で加熱すると、キ
ラー拡散時に半導体基板10内に入った重金属の拡散がさ
らに進行したり、最適条件から外れたり、またアニール
効果による悪影響や、ガラス焼成時の温度の急上昇、下
降を伴うことになり、必要以上に転移が進行し、素子の
耐圧の劣化をもたらすことになる。
［発明の目的］ この発明は上記のような問題点を解決するためになさ
れたもので、キラー拡散によって耐圧劣化を生じさせな
い高速整流素子を得るための製造方法を提供することを
目的とする。
れたもので、キラー拡散によって耐圧劣化を生じさせな
い高速整流素子を得るための製造方法を提供することを
目的とする。
［問題点を解決するための手段］ この発明の高速整流素子の製造方法は、第１の導電型
領域内に第２の反対導電型領域を形成する工程と、この
第２の反対導電型領域の周縁部に、ライフタイムを制御
するためのキラー拡散用の重金属から成るキラー不純物
を捕獲するゲッタ層を形成する工程と、この工程により
形成されたゲッタ層で囲まれた内側領域内に前記キラー
不純物を拡散するキラー拡散工程と、このキラー拡散工
程後に、前記ゲッタ層をエッチングにより除去して堀込
み部を形成する工程と、この工程の後に前記堀込み部内
を含めて前記第１および第２の導電型領域の境界に形成
されたＰ−Ｎ接合部の露出端部を覆うように絶縁層を形
成する工程とを有することを特徴とするものである。
領域内に第２の反対導電型領域を形成する工程と、この
第２の反対導電型領域の周縁部に、ライフタイムを制御
するためのキラー拡散用の重金属から成るキラー不純物
を捕獲するゲッタ層を形成する工程と、この工程により
形成されたゲッタ層で囲まれた内側領域内に前記キラー
不純物を拡散するキラー拡散工程と、このキラー拡散工
程後に、前記ゲッタ層をエッチングにより除去して堀込
み部を形成する工程と、この工程の後に前記堀込み部内
を含めて前記第１および第２の導電型領域の境界に形成
されたＰ−Ｎ接合部の露出端部を覆うように絶縁層を形
成する工程とを有することを特徴とするものである。
［作用］ この発明では、キラー拡散時にキラー不純物としての
重金属を、当該領域内に形成されたゲッタ層により捕獲
し、このゲッタ層をエッチングにより除去するので、そ
の後の工程で、重金属の不要部分への拡散が無く、従っ
て素子の耐圧を劣化させなくなる。
重金属を、当該領域内に形成されたゲッタ層により捕獲
し、このゲッタ層をエッチングにより除去するので、そ
の後の工程で、重金属の不要部分への拡散が無く、従っ
て素子の耐圧を劣化させなくなる。
［実施例］ 以下に、この発明の一実施例を第１図（ａ）乃至
（ｃ）に基づいて説明する。
（ｃ）に基づいて説明する。
図において、従来の高速整流素子の構造と同様に、第
１の導電型にN+型エピタキシャル基板１にN-型エピタキ
シャル層２が形成され、このN-型エピタキシャル層２内
に第２の導電型であるＰ型層３が公知の選択拡散法によ
り形成される。そして上記の互いに反対導電型の領域の
境界に、Ｐ−Ｎ接合部11が形成され、そのＰ−Ｎ接合部
11の端部は半導体基板10の一方の主面側に露出してい
る。
１の導電型にN+型エピタキシャル基板１にN-型エピタキ
シャル層２が形成され、このN-型エピタキシャル層２内
に第２の導電型であるＰ型層３が公知の選択拡散法によ
り形成される。そして上記の互いに反対導電型の領域の
境界に、Ｐ−Ｎ接合部11が形成され、そのＰ−Ｎ接合部
11の端部は半導体基板10の一方の主面側に露出してい
る。
アノード領域となる上記Ｐ型層３の周縁内側には、こ
の発明の特徴であるゲッタ層９が形成されている。上記
ゲッタ層９はＰ型層３とN-型エピタキシャル層２との間
のＰ−Ｎ接合部11に近づき過ぎると、後工程でのキラー
拡散に用いるキラー不純物である重金属が偏析した時
に、Ｐ−Ｎ接合部11間の耐圧が異常に低下するので、そ
の最適位置を決定する必要がある。また、このゲッタ層
９自体に結晶転移、結晶不整等を持たせているので、上
記Ｐ−Ｎ接合部11に近づき過ぎると耐圧劣化に結び付く
こととなる。
の発明の特徴であるゲッタ層９が形成されている。上記
ゲッタ層９はＰ型層３とN-型エピタキシャル層２との間
のＰ−Ｎ接合部11に近づき過ぎると、後工程でのキラー
拡散に用いるキラー不純物である重金属が偏析した時
に、Ｐ−Ｎ接合部11間の耐圧が異常に低下するので、そ
の最適位置を決定する必要がある。また、このゲッタ層
９自体に結晶転移、結晶不整等を持たせているので、上
記Ｐ−Ｎ接合部11に近づき過ぎると耐圧劣化に結び付く
こととなる。
上記第１図の実施例におけるゲッタ層９は、リン
（Ｐ）を不純物とした拡散によってＮ型層として形成し
ているが、他の不純物、例えば高濃度ボロン（Ｂ）によ
ってP++層として形成したり、又はニッケル（Ni）等の
金属をシンタリングしてゲッタ層９を形成しても良い。
（Ｐ）を不純物とした拡散によってＮ型層として形成し
ているが、他の不純物、例えば高濃度ボロン（Ｂ）によ
ってP++層として形成したり、又はニッケル（Ni）等の
金属をシンタリングしてゲッタ層９を形成しても良い。
さらに、イオンインプラテーション（ion implatatio
n）によって結晶の表面部を不整化して上記ゲッタ層９
を形成しても良い。
n）によって結晶の表面部を不整化して上記ゲッタ層９
を形成しても良い。
すなわち、Ｐ型層３の周縁部内側の所定の範囲に結晶
不整部を形成することにより上記の所定のゲッタ層９と
なり得るものである。
不整部を形成することにより上記の所定のゲッタ層９と
なり得るものである。
上記各種の方法によりゲッタ層９を形成した後に必要
に応じてN-型エピタキシャル層２の表面に従来と同様の
チャンネルストッパ層６を形成する。
に応じてN-型エピタキシャル層２の表面に従来と同様の
チャンネルストッパ層６を形成する。
半導体基板10の他方の主面側には、カソード側電極金
属を形成する以前にオーミック接触層となるN++層を形
成するが、該N++層および前記チャンネルストッパ層６
は上記ゲッタ層９と同一工程おいてそれらが同時に形成
されるようにしても良い。
属を形成する以前にオーミック接触層となるN++層を形
成するが、該N++層および前記チャンネルストッパ層６
は上記ゲッタ層９と同一工程おいてそれらが同時に形成
されるようにしても良い。
次に、半導体基板10の一方の主面であるＰ型層３側か
らキラー不純物重金属、例えば金を用いてキラー拡散を
行なう。この場合、拡散範囲は上記ゲッタ層９の内側で
あり、また拡散方法、拡散条件等については一般的に公
知の拡散方法および拡散条件等に従う。
らキラー不純物重金属、例えば金を用いてキラー拡散を
行なう。この場合、拡散範囲は上記ゲッタ層９の内側で
あり、また拡散方法、拡散条件等については一般的に公
知の拡散方法および拡散条件等に従う。
次に、第１図（ｂ）に示すようにＮ層として形成した
ゲッタ層９をエッチングにより除去し、堀込み部12を形
成する。
ゲッタ層９をエッチングにより除去し、堀込み部12を形
成する。
なお、この時にゲッタ層９よりも外側の表面部分をご
く薄くエッチングにより除去すると、応力の集中のある
表面部分を取り除くことができる。
く薄くエッチングにより除去すると、応力の集中のある
表面部分を取り除くことができる。
次に、第１図（ｃ）に示すようにガラスによる絶縁層
71を形成する。この絶縁層71となるガラスを焼成する際
には、すでに前工程でゲッタ層12が除去されているの
で、重金属の拡散の進行に伴う前記のような悪影響が防
止される。
71を形成する。この絶縁層71となるガラスを焼成する際
には、すでに前工程でゲッタ層12が除去されているの
で、重金属の拡散の進行に伴う前記のような悪影響が防
止される。
次に、図示を省略したが、Ｐ型層３の上面およびN++
層表面に電極金属を形成して目的とする高速整流素子を
完成する。
層表面に電極金属を形成して目的とする高速整流素子を
完成する。
［発明の効果］ 以上のように、この発明によれば、第２の導電型領域
内にゲッタ層を形成し、素子を高速化するためになされ
る重金属のキラー拡散時に生じるＰ−Ｎ接合部の当該重
金属の偏析を防止すると共に、このゲッタ層を除去する
結果、耐圧劣化がなく、かつ、順方向電圧降下の小さい
高速整流素子を得ることができる。
内にゲッタ層を形成し、素子を高速化するためになされ
る重金属のキラー拡散時に生じるＰ−Ｎ接合部の当該重
金属の偏析を防止すると共に、このゲッタ層を除去する
結果、耐圧劣化がなく、かつ、順方向電圧降下の小さい
高速整流素子を得ることができる。
第１図（ａ），（ｂ）および（ｃ）は、この発明の高速
整流素子の製造方法を説明するための構造図、第２図
は、従来の製造方法によって得られた高速整流素子の構
造を示す断面図である。 １……N+型エピタキシャル基板 ２……N-型エピタキシャル層 ３……Ｐ型層 ４……N++層 ５……カソード側電極金属 ６……チャンネルストッパ層 ７……ガラスパッシパッシベーション層 ８……アノード側電極金属層 ９……ゲッタ層 10……半導体基板 11……Ｐ−Ｎ接合部 12……堀込み部 71……絶縁層
整流素子の製造方法を説明するための構造図、第２図
は、従来の製造方法によって得られた高速整流素子の構
造を示す断面図である。 １……N+型エピタキシャル基板 ２……N-型エピタキシャル層 ３……Ｐ型層 ４……N++層 ５……カソード側電極金属 ６……チャンネルストッパ層 ７……ガラスパッシパッシベーション層 ８……アノード側電極金属層 ９……ゲッタ層 10……半導体基板 11……Ｐ−Ｎ接合部 12……堀込み部 71……絶縁層
Claims (1)
- 【請求項１】第１の導電型領域内に第２の反対導電型領
域を形成する工程と、この第２の反対導電型領域の周縁
部に、ライフタイムを制御するためのキラー拡散用の重
金属から成るキラー不純物を捕獲するゲッタ層を形成す
る工程と、この工程により形成されたゲッタ層で囲まれ
た内側領域内に前記キラー不純物を拡散するキラー拡散
工程と、このキラー拡散工程後に、前記ゲッタ層をエッ
チングにより除去して堀込み部を形成する工程と、この
工程の後に前記堀込み部内を含めて前記第１および第２
の導電型領域の境界に形成されたＰ−Ｎ接合部の露出端
部を覆うように絶縁層を形成する工程とを有することを
特徴とする高速整流素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62126162A JP2649803B2 (ja) | 1987-05-23 | 1987-05-23 | 高速整流素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62126162A JP2649803B2 (ja) | 1987-05-23 | 1987-05-23 | 高速整流素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63291477A JPS63291477A (ja) | 1988-11-29 |
| JP2649803B2 true JP2649803B2 (ja) | 1997-09-03 |
Family
ID=14928212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62126162A Expired - Lifetime JP2649803B2 (ja) | 1987-05-23 | 1987-05-23 | 高速整流素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2649803B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50110768A (ja) * | 1974-02-09 | 1975-09-01 | ||
| DE2625856C3 (de) * | 1976-06-09 | 1980-04-17 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Halbleiterbauelement |
| JPS6024024A (ja) * | 1983-07-20 | 1985-02-06 | Toshiba Corp | 半導体装置 |
-
1987
- 1987-05-23 JP JP62126162A patent/JP2649803B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63291477A (ja) | 1988-11-29 |
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