JPS60117667A - サイリスタ装置 - Google Patents
サイリスタ装置Info
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- JPS60117667A JPS60117667A JP22560283A JP22560283A JPS60117667A JP S60117667 A JPS60117667 A JP S60117667A JP 22560283 A JP22560283 A JP 22560283A JP 22560283 A JP22560283 A JP 22560283A JP S60117667 A JPS60117667 A JP S60117667A
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- 239000004065 semiconductor Substances 0.000 claims description 9
- 230000003190 augmentative effect Effects 0.000 abstract 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- JCALBVZBIRXHMQ-UHFFFAOYSA-N [[hydroxy-(phosphonoamino)phosphoryl]amino]phosphonic acid Chemical compound OP(O)(=O)NP(O)(=O)NP(O)(O)=O JCALBVZBIRXHMQ-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7436—Lateral thyristors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）発明の技術分野
本発明はＰＮＰＮ構造のサイリスク置に係り、特に過大
なアノード電流に対して有効にサイリスク装置の新規な
る構造に関するものである。
なアノード電流に対して有効にサイリスク装置の新規な
る構造に関するものである。
（ロ）技術の背景
第１図に一般的なサイリスク回路を示す。サイリスクは
ＰＮＰＮＰ型トランジスタＴａＰ型トランジスタＴａと
からなり、トランジスタＴＩのエミッタをアノードＡ、
ｌ〜ランジスタＴ２のエミッタをカソードに、そしてト
ランジスタＴｚのゲートをＰ型ゲートＰＧと称ず。この
Ｐ型ゲー１−１） Ｇとカソードに間にはサイリスクを
強制的にオフにするためのオフ用トランジスタ１゛３が
設けられ、それはドライバーＤＲにて制御される。一般
にサイリスクをオフするには、オフ用トランジスタ′１
゛３をオンさせ、Ｐ型ゲートＩ） Ｇよりトランジスタ
ＴＩのベース電流ＩＧを抜き取るようにしている。
ＰＮＰＮＰ型トランジスタＴａＰ型トランジスタＴａと
からなり、トランジスタＴＩのエミッタをアノードＡ、
ｌ〜ランジスタＴ２のエミッタをカソードに、そしてト
ランジスタＴｚのゲートをＰ型ゲートＰＧと称ず。この
Ｐ型ゲー１−１） Ｇとカソードに間にはサイリスクを
強制的にオフにするためのオフ用トランジスタ１゛３が
設けられ、それはドライバーＤＲにて制御される。一般
にサイリスクをオフするには、オフ用トランジスタ′１
゛３をオンさせ、Ｐ型ゲートＩ） Ｇよりトランジスタ
ＴＩのベース電流ＩＧを抜き取るようにしている。
（ハ）従来技術と問題点
第２図は第１図のサイリスクの部分断面図、第３図はそ
の等価回路図である。
の等価回路図である。
第２図において、ｌＯは法坂１２は絶縁層で、その中が
Ｎ型半導体領域１４となっている。この領域１４の中に
Ｐ型のアノード領域１６．ｌ）型のゲート領域１８及び
Ｎ型カソード領域２０が形成され、それらの領域は表面
絶経ｌＩ臭２２の各窓を介してアノード電極２４．カソ
ード電極２８．Ｐ型ゲート電極２６に接続される。
Ｎ型半導体領域１４となっている。この領域１４の中に
Ｐ型のアノード領域１６．ｌ）型のゲート領域１８及び
Ｎ型カソード領域２０が形成され、それらの領域は表面
絶経ｌＩ臭２２の各窓を介してアノード電極２４．カソ
ード電極２８．Ｐ型ゲート電極２６に接続される。
従来の問題点は、アノード電流Ｉ が大きくなった時、
サイリスクを強制切断するためにＰ型ゲート１８より電
流ＩＧを引いても、Ｐ型ゲー１〜領域内の直列抵抗Ｒ１
１ｌ、 ＲＩ？２のために１）型ゲート電極２６から遠
い領域では依然としてサイリスクが点灯されたままにな
っており、切断できない場合があったということである
。
サイリスクを強制切断するためにＰ型ゲート１８より電
流ＩＧを引いても、Ｐ型ゲー１〜領域内の直列抵抗Ｒ１
１ｌ、 ＲＩ？２のために１）型ゲート電極２６から遠
い領域では依然としてサイリスクが点灯されたままにな
っており、切断できない場合があったということである
。
すなわち、アノード電流ＩＡが大きくなると、半導体装
置内でのアノード電流ＩＡは第２図中波線で示すような
ＩＡＩ 、ＩＡ２ 、Ｉ／４３となる。従ってカソード
領域２０のアノード領域側のＮ Ｐ Ｎ型＋・ランリス
クのベース電流は、ゲート電極２６により有効に引き抜
かれ、そのトランジスタはオフ状態に移るものの、ゲー
ト電極２６より遠い部分のＮＰＮ型トランジスタＴ２ス
のベース電流は、ケート領域１８内の直列抵抗Ｒａ＋、
Ｒθλの影響で十分引き抜かれることなく、トランジス
タ］゛スλはオフ状態にならず、サイリスク全体として
は依然として点灯状態のままになっている。
置内でのアノード電流ＩＡは第２図中波線で示すような
ＩＡＩ 、ＩＡ２ 、Ｉ／４３となる。従ってカソード
領域２０のアノード領域側のＮ Ｐ Ｎ型＋・ランリス
クのベース電流は、ゲート電極２６により有効に引き抜
かれ、そのトランジスタはオフ状態に移るものの、ゲー
ト電極２６より遠い部分のＮＰＮ型トランジスタＴ２ス
のベース電流は、ケート領域１８内の直列抵抗Ｒａ＋、
Ｒθλの影響で十分引き抜かれることなく、トランジス
タ］゛スλはオフ状態にならず、サイリスク全体として
は依然として点灯状態のままになっている。
第３図はその等価回路図で、その電位関係はＶｐＧ （
Ｔ２）） ＝ＶｃＥＳ （Ｔｉ ） ＋ｌ Ｇ （Ｒａ
＋ −１−Ｒ８Ｊ）≧Ｖ＃Ｆ（Ｔ２２ＯＮ） ・・・
（１）ＶａＥ （Ｔ２１） ＝’Ｖ（ε５（ＴＪ）＋Ｉ
Ｇ Ｒθ１＜ ＶＢＥ ＣＴｘ＋ ＯＮ） −＋２）で
あり、（１）はトランジスタＴ２２がオフにならない状
態、（２）はトランジスタＴｚ＋がオフになっている状
態を示している。
Ｔ２）） ＝ＶｃＥＳ （Ｔｉ ） ＋ｌ Ｇ （Ｒａ
＋ −１−Ｒ８Ｊ）≧Ｖ＃Ｆ（Ｔ２２ＯＮ） ・・・
（１）ＶａＥ （Ｔ２１） ＝’Ｖ（ε５（ＴＪ）＋Ｉ
Ｇ Ｒθ１＜ ＶＢＥ ＣＴｘ＋ ＯＮ） −＋２）で
あり、（１）はトランジスタＴ２２がオフにならない状
態、（２）はトランジスタＴｚ＋がオフになっている状
態を示している。
（ニ）発明の目的
本発明の目的は上記した問題点を解決することにあり、
従来ゲート電極から遠かった部分にもゲート電極を配し
、そこのトランジスタのベース電流をも有効に引き抜く
ようにうする点にある。
従来ゲート電極から遠かった部分にもゲート電極を配し
、そこのトランジスタのベース電流をも有効に引き抜く
ようにうする点にある。
（ボ）発明の構成
本発明の構成は、
Ｎ型半導体領域内にＰＮＰＮ構造を有するサイリスク装
置にて、 該Ｎ型半導体領域内に設りられたＰ型アノード領域と、 該Ｎ型半導体領域内に前記Ｐ型アノード領域に並設され
たＰ型ゲート領域と、 該Ｐ型ゲート領域内に設けられたＮ型カソード領域とを
有し、Ｐ型ゲート電極の、該Ｉ）型ゲート領域に接続す
る部分が、少なくとも該■）型アノード領域と該Ｎ型カ
ソード領域との間の第１接続部分と該Ｎ型カソード領域
の該Ｐ型）′ノード領域とは反対側の第２接続部分とを
有することを特徴とする。
置にて、 該Ｎ型半導体領域内に設りられたＰ型アノード領域と、 該Ｎ型半導体領域内に前記Ｐ型アノード領域に並設され
たＰ型ゲート領域と、 該Ｐ型ゲート領域内に設けられたＮ型カソード領域とを
有し、Ｐ型ゲート電極の、該Ｉ）型ゲート領域に接続す
る部分が、少なくとも該■）型アノード領域と該Ｎ型カ
ソード領域との間の第１接続部分と該Ｎ型カソード領域
の該Ｐ型）′ノード領域とは反対側の第２接続部分とを
有することを特徴とする。
さらには、該Ｎ型カソード領域が複数に分割され、その
複数Ｎ型カソード領域間に前記Ｐ型ゲーＩ・電極の第３
接続部分が設りられ、該第１接続分が該第３接続部分を
介して該第２接続部分へ延在してなることを特徴とする
。
複数Ｎ型カソード領域間に前記Ｐ型ゲーＩ・電極の第３
接続部分が設りられ、該第１接続分が該第３接続部分を
介して該第２接続部分へ延在してなることを特徴とする
。
（へ）発明の実施例
第４図、第５図は本発明の一実施例を示す平面図、断面
図で、第２図と同じ部分には同一の持回をイ」している
。
図で、第２図と同じ部分には同一の持回をイ」している
。
本実施例では、カソード領域が２０１，２０２と分割さ
れている。そしてＰ型ゲート領域１８に図示しないゲー
ト電極が実際に接続する部分となる電極窓が、カソード
領域２０１，２０２とアノード領域１６との間の第１接
続部分１８１と、カソード領鈑２０１．’２０２アノー
ド領域１６とは反対側の第２接続部分１８２と、カソー
ド領域２０１．２０２間の第３接続部分１８３とから構
成されている。
れている。そしてＰ型ゲート領域１８に図示しないゲー
ト電極が実際に接続する部分となる電極窓が、カソード
領域２０１，２０２とアノード領域１６との間の第１接
続部分１８１と、カソード領鈑２０１．’２０２アノー
ド領域１６とは反対側の第２接続部分１８２と、カソー
ド領域２０１．２０２間の第３接続部分１８３とから構
成されている。
こうすることにより、従来ゲート電極より最も遠くにあ
ったトランジスタ′１゛λ２（第２図参考）に対しても
、第２接続部分１８２より有効にベース電流ＩＧが引き
抜かれるため、サイリスクのオフゲインを増加させるこ
とができる。
ったトランジスタ′１゛λ２（第２図参考）に対しても
、第２接続部分１８２より有効にベース電流ＩＧが引き
抜かれるため、サイリスクのオフゲインを増加させるこ
とができる。
要するに、従来電極窓として第１接続部分１８１のみか
設けていなかったため、分離されてないカソード領域２
０のＰ型ゲート電極とは反対側部分（第４図中Ｔルに対
応する領域）でば、Ｐ型ゲート領域１８内の直列抵抗の
ため有効にベース電流が引き抜かれなかったのを、本実
施例では、第１接続部分１８１を第３接続部分１８３を
介して第２接続部分１８２に延在させているため、有効
にベース電流が引き抜かれるようになっている。
設けていなかったため、分離されてないカソード領域２
０のＰ型ゲート電極とは反対側部分（第４図中Ｔルに対
応する領域）でば、Ｐ型ゲート領域１８内の直列抵抗の
ため有効にベース電流が引き抜かれなかったのを、本実
施例では、第１接続部分１８１を第３接続部分１８３を
介して第２接続部分１８２に延在させているため、有効
にベース電流が引き抜かれるようになっている。
さらに本実施例では単にカソード領域を２０１゜２０２
に２分割したにすぎず、ザイリスタ全体と、 しての面
積■よほとんど増大してない。
に２分割したにすぎず、ザイリスタ全体と、 しての面
積■よほとんど増大してない。
第６図は、第４図の実施例に各電極とそれにつながる配
線とを示す平面図である。
線とを示す平面図である。
図中、あらい斜面で示したのが第４図中の電極窓を介し
て各領域に接続されるアノード電極１６００、Ｐ型ゲー
ト電極１８００．カソード電極２０１２．２０２２で第
１の導電層に接続される。
て各領域に接続されるアノード電極１６００、Ｐ型ゲー
ト電極１８００．カソード電極２０１２．２０２２で第
１の導電層に接続される。
これらの電極は、一点上線で示された第２の導電１督に
接続せれる。ずなわぢ、アノード引出し層１６０１、Ｐ
型ゲート引出し層１８０１．カソード引出し層２０００
である。
接続せれる。ずなわぢ、アノード引出し層１６０１、Ｐ
型ゲート引出し層１８０１．カソード引出し層２０００
である。
第７図は本発明の他の実施例を示す平面図で、上記した
第１の実施例の第４図に対応する図である。
第１の実施例の第４図に対応する図である。
本実施例でば、カソード領域２０ば分離されてないが、
Ｐ型ゲート領域１８への電極窓は、第１接続部分１８１
と第２接続部分１８２とから構成され、Ｔ２２部分にお
いてもベース電流が有効に引き抜かれるため、ザイリス
タのオフゲインは増加する。
Ｐ型ゲート領域１８への電極窓は、第１接続部分１８１
と第２接続部分１８２とから構成され、Ｔ２２部分にお
いてもベース電流が有効に引き抜かれるため、ザイリス
タのオフゲインは増加する。
他の実施例としては、Ｐ型ゲート領域１８への電極窓が
カソード領域２０を囲むようにな形状になっている例が
ある。
カソード領域２０を囲むようにな形状になっている例が
ある。
（ト）発明の効果
本発明によると、ザイリスタのアノード電流が増大した
場合でも、Ｐ型ゲートからのベース電流の引き抜きが、
有効に行われるため、オフゲインが高められ、オイリス
タを容易にオフすることができる。
場合でも、Ｐ型ゲートからのベース電流の引き抜きが、
有効に行われるため、オフゲインが高められ、オイリス
タを容易にオフすることができる。
第１図は一般的なザイタスタ回路、第２図は従来のザイ
リスタ構造を示す断面図、第３図は第２図の等価回路、
第４図、第５図、第６図は本発明の一実施例を示す断面
図、平面図、第７図は本発明の他の実施例を示す平面図
である。 図中、１４ばＮ型半導体領域、１６は■〕型アノード領
域、１８ばＰ型ゲート領域、２０はＮ型カソード領域、
１８１は第１接続部分、１８２は第２接続部分、１８３
は第３接続部分である。
リスタ構造を示す断面図、第３図は第２図の等価回路、
第４図、第５図、第６図は本発明の一実施例を示す断面
図、平面図、第７図は本発明の他の実施例を示す平面図
である。 図中、１４ばＮ型半導体領域、１６は■〕型アノード領
域、１８ばＰ型ゲート領域、２０はＮ型カソード領域、
１８１は第１接続部分、１８２は第２接続部分、１８３
は第３接続部分である。
Claims (1)
- 【特許請求の範囲】 １、Ｎ型半導体領域内にＰ Ｎ Ｉ） Ｎ構造を有する
サイリスク装置にて、 該Ｎ型半導体内に設りられた型アノード領域と、該Ｎ片
半導体領域内に前記Ｐ型アノード領域に並設されたＰ型
ゲート領域と、 該Ｐ型ゲート領域内に設けられたＮ型カソード領域とを
有し、 Ｐ型ゲート電極の、該Ｐ型ゲート領域に接続する部分が
、少なくとも該Ｐ型アノード領域と該Ｎ型カソード領域
との間の第１接続部分と該Ｎ型カソード領域の該Ｐ型ア
ノード領域とは反対側の第２接続部分とを有することを
特徴とするサイリスク装置。 ２、該Ｎ型カソード領域が複数に分割され、その複数Ｎ
型カソード領域間に前記Ｐ型ゲート電極の第３接続部分
が設けられ、該第１接続部分が該第３接続部分を介して
該第２接続部分へ延在してなることを特徴とする特許請
求の範囲第１項記載のサイリスク装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22560283A JPS60117667A (ja) | 1983-11-30 | 1983-11-30 | サイリスタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22560283A JPS60117667A (ja) | 1983-11-30 | 1983-11-30 | サイリスタ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60117667A true JPS60117667A (ja) | 1985-06-25 |
Family
ID=16831893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22560283A Pending JPS60117667A (ja) | 1983-11-30 | 1983-11-30 | サイリスタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60117667A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50120277A (ja) * | 1974-03-06 | 1975-09-20 | ||
| JPS5650423A (en) * | 1980-09-29 | 1981-05-07 | Hitachi Ltd | Initial value set system in information processor |
-
1983
- 1983-11-30 JP JP22560283A patent/JPS60117667A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50120277A (ja) * | 1974-03-06 | 1975-09-20 | ||
| JPS5650423A (en) * | 1980-09-29 | 1981-05-07 | Hitachi Ltd | Initial value set system in information processor |
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