JPS6010777A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6010777A JPS6010777A JP11927283A JP11927283A JPS6010777A JP S6010777 A JPS6010777 A JP S6010777A JP 11927283 A JP11927283 A JP 11927283A JP 11927283 A JP11927283 A JP 11927283A JP S6010777 A JPS6010777 A JP S6010777A
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Classifications
-
- H01L29/72—
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
ｔａｌ 発明の技術分野
本発明は半導体装置に係り、特に半導体集積回路（ＩＣ
）に配設されるトランジスタの構造に関する。 ［ｂｌ 技術の背景 バイポーラ型の半導体ＩＣに於て、論理回路等を形成す
るに除して主たる構成素子であるｎｐｎ トランジスタ
の他に、構成素子としてｐｎｐ ）ランジスタが必嶽な
場合が生ずる。かかる場合ｐｎｐ ）ランジスタをｎｐ
ｎ ）シンジスタと同様ｌこ、通常の縦型構造で形成し
ようとすると該ＩＣの製造工程が非常に複雑になる。そ
のためこのようなＩＣに配設されるｐｎｌ） ）ランジ
スタには従来から、ｎｐｎ）ランジスタの配設領域と同
様に形成されたｎ型領域をそのままｎ型ベース領域とし
て使用し、該ｎ型ベース領域の底面に選択的にｐ型不純
物を導入してＰ＋型のエミッタ領域とコレクタ領域を同
時に形成することによって工程を複雑化することなく容
易に形成できるｐｎｐ）ランジスタが用いられる。 ｔｃ） 従来技術と問題点 第１図は従来上記ＩＣに配設されていたトランジスタの
要部構造を上面図
）に配設されるトランジスタの構造に関する。 ［ｂｌ 技術の背景 バイポーラ型の半導体ＩＣに於て、論理回路等を形成す
るに除して主たる構成素子であるｎｐｎ トランジスタ
の他に、構成素子としてｐｎｐ ）ランジスタが必嶽な
場合が生ずる。かかる場合ｐｎｐ ）ランジスタをｎｐ
ｎ ）シンジスタと同様ｌこ、通常の縦型構造で形成し
ようとすると該ＩＣの製造工程が非常に複雑になる。そ
のためこのようなＩＣに配設されるｐｎｌ） ）ランジ
スタには従来から、ｎｐｎ）ランジスタの配設領域と同
様に形成されたｎ型領域をそのままｎ型ベース領域とし
て使用し、該ｎ型ベース領域の底面に選択的にｐ型不純
物を導入してＰ＋型のエミッタ領域とコレクタ領域を同
時に形成することによって工程を複雑化することなく容
易に形成できるｐｎｐ）ランジスタが用いられる。 ｔｃ） 従来技術と問題点 第１図は従来上記ＩＣに配設されていたトランジスタの
要部構造を上面図
【イ】及びＡ−Ａ矢視断面図（１１に
よって懺わしだもので、図中ｌはｐ塑シリコン（Ｓｉ）
基板、２はｎ十型埋没拡散領域（ｎ＋ｂ領域〕、３はｐ
＋製素子間分離領域（ｐ＋Ｉ ｓｏ）、４はｎ型ベース
領域、５はｐ＋型エミッタ領域、６はｐ＋型コレクタ領
域、７はｎ＋型ベース・コンタクト領域を示している。 このようにｐ＋ｆｆｉエミッタ領域５の下部にｎ十ｂ領
域２が配接される構造に於ては該エミッタ領域５とｎ＋
ｂ領域２の重なり具合が該トランジスタの直流増幅率（
ｈＦＥ月こ影響を及ぼし、該エミッタ領域が完全にｎ＋
ｂ領域の上部に８さまっている場合と、該エミッタ領域
が完全にｎ→゛ｂ領域の上部から外つれている場合とで
ｈｒｇが一桁程贋変化する。 Ｂ この状態を近似的に示したのが第２図で、図中訂はｐ十
型エミッタ領域とｐ→−ｂ領域との重なり率、即ちＰ十
す領域の上部に重なっているエミッタ領域面積ＳＢを該
エミッタ領域の総面積８人を割った値である。 そして該論理に於てｐｎｐトランジスタはシフト回路等
に配設されるので、ｈＦＥは低くて艮いことから、従来
はエミ、りをｐ＋ｂ領域の角の上部に配設し、且つその
配設位置をすらすことにより該エミッタ領域とｎ＋ｂ領
域との１なり具合を変え、これによってプロセス条件を
変えずにｈｐｍを調節する方法が行われていた。 しかし該従来方法に於ては、ｎ→゛ｂｌ＃Ａ域とエミッ
タ領域との位置合わせがマスク工程を介して間接Ｂ 的に行われるため、上記型なり重石７が変動し、そ孔に
伴って８２図から明らかなようにｈｐＢが大き（変動す
るので該−理回論の入力電流や閾値電圧に大き１よばら
つきを生じていた。 ｌｄ） 発明の目的 本発明は上記問題点に鑑み、プロセス条件を変えずにｂ
ＦＥを幾何学的に制御し、凰つそのはらつきを減少せし
めるトランジスタの構造を提供するものであり、その目
的とするところは、バイポーラ論理の特性歩留まりを向
上せしめるにある。 ｔｅａ 発明の構成 即ち本発明は半導体装置に於て、−側面に所定幅の突出
部若しくは切れ込み部を有する一導電型埋没拡散領域の
上部に、該埋没拡散領域より低不純物濃度の一導電型ペ
ース層を介して該埋没拡散領域の突出部若しくは切れ込
み部を横切る逆導電１”ゝ″′”１２“５１“６０８特
″す する。 σノ 発明の実施例 以下本発明を実施例について、図を用いて説明３− する。 Ｍ３図は本発明の一実施例に於ける模式上面図（イ）及
びその要部を示す１１−λ矢視断面図（ＣＱで、第４図
は本発明の他の一実施例１こ於ける模式上面図【イ］及
び要部を示すＡ−Ａ矢視断面図【ｑである。そしてこれ
らの図に於て、ｌはｐ！シリコン（８ｉ）基板、２はｎ
土盤埋没拡散領域（ｎ”ｂ領域〕、３はｐ→型累菓子分
離領域（ｐ＋Ｉ 、。）、４はｎ屋ベース層、５はｐ＋
型エミッタ領域、６はｐ＋型コレクタ領域、７はｎ＋型
ベース・コンタクト領域を示している。 本発明のｐｎｐ）ランジスタは例えば第３図（イ）。 （ロ）に示すように、−側１ｆＩａ！こ所定の幅Ｗ１と
艮ざｔ、を持りた突出部８を有するｎ＋型埋没拡散領域
（ｎ−＋−ｂ領域）２を有してなっており、該ｎ十す領
域２の突出部８の上部に、所定の幅Ｗｂのｎ型ベース層
４を介して該ｎ＋ｂ領域２の突出部８を例えば直角に横
切る満足の幅〜ｖｅ、ｍ定の長さｔｅをＭするー°型エ
ミッタ領域５が配設されてなっている。 ｙ ＋ フｙｔ −Ｊ−ｔｔｚ」ａ−１＋ ６ ハ相山
＋ｎｒ ｎ ｚｒｖ紬−ムＩ Ｌ −ｒ ５−４− 夕領域５の幅Ｗｅ及び長さＬｅは予備実験に基すいて所
望ｈＦＥに刈応した寸法にそれぞれ規定される。又ｎ十
す領域の突出部８の長さ石は、該突出部８に交差するエ
ミッタ領域５の＠ｗｅ ａその両側に残すマスク合わせ
誤差吸収分の長さｚ、 ｌ ｚ３を合計した長さｌこ規
定される。更に又エミッタ領域５はｎ＋ｂ領域の突出部
８の幅Ｗ１にマスク合わせの誤差ｚ、 ｌ ｚ、を加え
た長さ以上に規定され、該エミッタ領域５は該エミッタ
の長さ方向の中心が前記突出部８の幅方向の中心にマス
ク合わせされる。これらのことはマスク合わせでｎ＋ｂ
領域２とエミッタ領域５との間に位置合わせ誤差を生じ
た°゛場合、エミッタ領域５が該突出部３の外側にはみ
出したり、又ｎ十す領移２の突出部以外の場所に重なっ
たりすることを防止したもので、これによってｎ＋ｂ領
域２とエミッタ領域５の重なりは常に一定に保たれ、従
ってｈｐＥはばらつかない。なおｐ生型コレクタ領域６
及び口＋型ベース・コンタクト領域７は従来同様通常の
位置に設けられる。 又本発明のｐｎｐ）ランジスタは例えは、第４図１’ｒ
ｌ 、 （０）に示すようにも形成される。同図に於て
２〜７の記号で示して各領域は第３図（イ」、（−と同
じである。 同図に示したように該実施例に於てはｎ→ｂ領域２の一
側面ａに幅Ｗ２を弔′し長さＬ６を有する切れ込み部９
が設けられ、該切れ込み部９の上部に所属の幅νｖ６を
有するｎ型ベース層４を介して該切ｎ込み部９を例えは
直角に横切る幅Ｗｅ 、長さｔｅのｐ十ｍエミッタ・領
域５が配設されてなっている。そして該ｎ→ｂ領域２の
切れ込み部９の幅Ｗ。 とエミッタ領域５の幅Ｗｅ及び長さＡｅは予備実験に基
すいて所望ｈｒＥに対応した寸法にそれぞれ規定さイす
る。又ｎ＋ｂ領域の切れ込み部９の長さｔ６は、該切れ
込み部９に交差するエミッタ領域５の幅Ｖｖｅとその両
側に残すマスク合わせ誤差吸収分の長さＬ２ ＋ ｚ３
を合計した長さに規定され、更に又該切れ込み部９に近
いｎ＋ｂ領域２の一方の側面すと切れ込み部９との間の
幅Ｗｓは該領域へのエミッタ領域５の重なり分の長さ１
丁にマスク合わせ誤差を吸収するための長さｔ８を加え
た寸法以上に規定される。史に又エミッタ領域５はｎ＋
ｂ領域の切れ込み部９の＠Ｗ、の両側にマスク合わせの
誤差を吸収することが可能な重なり分の長さ１丁を加え
た長さ以上に規定され、該エミッタ領域５はその長さ方
向の中心が前記切れ込み部の幅方向の中心にマスク合わ
せされる。これらのことはマスク合わせてｎ十す領域２
とエミッタ領域５との間に位置合わせ誤差を生じた場合
に、エミッタ領域５が該切れ込み部９の外側にはみだし
たり、ｎ＋ｂ領域２の切れ込み部９より内側に重なった
り、又ｎ＋ｂ領域２のｂｉｌｌｌ１１面の外にはみ出し
たりすることを防止したもので、これによってｎ＋ｂ領
域２とエミッタ領域の重なりは常に一定に保たれ、ｈＦ
Ｅにばらつきを生じない。なお該構造に於てもｐ十型コ
レクタ領域６及びｎ→゛型ベース・コンタクト領域７は
従来同様通常の位置に設けられる。 （ｍ 発明の効果 Ｊ！１ｉｉ５１Ｌ、えよう６゜□、□。６．。２ ′ト
ランジスタに於ては、ｎ＋型埋没拡散領域の側面に形成
する突出部の幅ＷＩ若しくは切れ込み部の７− 幅Ｗ２とｐ＋型エミッタ領域の幅Ｗｅ及び長さｔｅを規
定することにより、該トランジスタを形成する除のプロ
セス条件を変更することなく所望のｈＦＥが得られ、且
つ該１０・Ｅのばらつきも防止される。 従って本発明によれば論理ＩＣの入力端子や閾値電圧の
変動が防止され、その裳造歩菌訣りが向上する。 な８本発明の特徴を有するラテラルトランジスタは、前
記実施例と全く逆の導電盤によって形成することもでき
る。
よって懺わしだもので、図中ｌはｐ塑シリコン（Ｓｉ）
基板、２はｎ十型埋没拡散領域（ｎ＋ｂ領域〕、３はｐ
＋製素子間分離領域（ｐ＋Ｉ ｓｏ）、４はｎ型ベース
領域、５はｐ＋型エミッタ領域、６はｐ＋型コレクタ領
域、７はｎ＋型ベース・コンタクト領域を示している。 このようにｐ＋ｆｆｉエミッタ領域５の下部にｎ十ｂ領
域２が配接される構造に於ては該エミッタ領域５とｎ＋
ｂ領域２の重なり具合が該トランジスタの直流増幅率（
ｈＦＥ月こ影響を及ぼし、該エミッタ領域が完全にｎ＋
ｂ領域の上部に８さまっている場合と、該エミッタ領域
が完全にｎ→゛ｂ領域の上部から外つれている場合とで
ｈｒｇが一桁程贋変化する。 Ｂ この状態を近似的に示したのが第２図で、図中訂はｐ十
型エミッタ領域とｐ→−ｂ領域との重なり率、即ちＰ十
す領域の上部に重なっているエミッタ領域面積ＳＢを該
エミッタ領域の総面積８人を割った値である。 そして該論理に於てｐｎｐトランジスタはシフト回路等
に配設されるので、ｈＦＥは低くて艮いことから、従来
はエミ、りをｐ＋ｂ領域の角の上部に配設し、且つその
配設位置をすらすことにより該エミッタ領域とｎ＋ｂ領
域との１なり具合を変え、これによってプロセス条件を
変えずにｈｐｍを調節する方法が行われていた。 しかし該従来方法に於ては、ｎ→゛ｂｌ＃Ａ域とエミッ
タ領域との位置合わせがマスク工程を介して間接Ｂ 的に行われるため、上記型なり重石７が変動し、そ孔に
伴って８２図から明らかなようにｈｐＢが大き（変動す
るので該−理回論の入力電流や閾値電圧に大き１よばら
つきを生じていた。 ｌｄ） 発明の目的 本発明は上記問題点に鑑み、プロセス条件を変えずにｂ
ＦＥを幾何学的に制御し、凰つそのはらつきを減少せし
めるトランジスタの構造を提供するものであり、その目
的とするところは、バイポーラ論理の特性歩留まりを向
上せしめるにある。 ｔｅａ 発明の構成 即ち本発明は半導体装置に於て、−側面に所定幅の突出
部若しくは切れ込み部を有する一導電型埋没拡散領域の
上部に、該埋没拡散領域より低不純物濃度の一導電型ペ
ース層を介して該埋没拡散領域の突出部若しくは切れ込
み部を横切る逆導電１”ゝ″′”１２“５１“６０８特
″す する。 σノ 発明の実施例 以下本発明を実施例について、図を用いて説明３− する。 Ｍ３図は本発明の一実施例に於ける模式上面図（イ）及
びその要部を示す１１−λ矢視断面図（ＣＱで、第４図
は本発明の他の一実施例１こ於ける模式上面図【イ］及
び要部を示すＡ−Ａ矢視断面図【ｑである。そしてこれ
らの図に於て、ｌはｐ！シリコン（８ｉ）基板、２はｎ
土盤埋没拡散領域（ｎ”ｂ領域〕、３はｐ→型累菓子分
離領域（ｐ＋Ｉ 、。）、４はｎ屋ベース層、５はｐ＋
型エミッタ領域、６はｐ＋型コレクタ領域、７はｎ＋型
ベース・コンタクト領域を示している。 本発明のｐｎｐ）ランジスタは例えば第３図（イ）。 （ロ）に示すように、−側１ｆＩａ！こ所定の幅Ｗ１と
艮ざｔ、を持りた突出部８を有するｎ＋型埋没拡散領域
（ｎ−＋−ｂ領域）２を有してなっており、該ｎ十す領
域２の突出部８の上部に、所定の幅Ｗｂのｎ型ベース層
４を介して該ｎ＋ｂ領域２の突出部８を例えば直角に横
切る満足の幅〜ｖｅ、ｍ定の長さｔｅをＭするー°型エ
ミッタ領域５が配設されてなっている。 ｙ ＋ フｙｔ −Ｊ−ｔｔｚ」ａ−１＋ ６ ハ相山
＋ｎｒ ｎ ｚｒｖ紬−ムＩ Ｌ −ｒ ５−４− 夕領域５の幅Ｗｅ及び長さＬｅは予備実験に基すいて所
望ｈＦＥに刈応した寸法にそれぞれ規定される。又ｎ十
す領域の突出部８の長さ石は、該突出部８に交差するエ
ミッタ領域５の＠ｗｅ ａその両側に残すマスク合わせ
誤差吸収分の長さｚ、 ｌ ｚ３を合計した長さｌこ規
定される。更に又エミッタ領域５はｎ＋ｂ領域の突出部
８の幅Ｗ１にマスク合わせの誤差ｚ、 ｌ ｚ、を加え
た長さ以上に規定され、該エミッタ領域５は該エミッタ
の長さ方向の中心が前記突出部８の幅方向の中心にマス
ク合わせされる。これらのことはマスク合わせでｎ＋ｂ
領域２とエミッタ領域５との間に位置合わせ誤差を生じ
た°゛場合、エミッタ領域５が該突出部３の外側にはみ
出したり、又ｎ十す領移２の突出部以外の場所に重なっ
たりすることを防止したもので、これによってｎ＋ｂ領
域２とエミッタ領域５の重なりは常に一定に保たれ、従
ってｈｐＥはばらつかない。なおｐ生型コレクタ領域６
及び口＋型ベース・コンタクト領域７は従来同様通常の
位置に設けられる。 又本発明のｐｎｐ）ランジスタは例えは、第４図１’ｒ
ｌ 、 （０）に示すようにも形成される。同図に於て
２〜７の記号で示して各領域は第３図（イ」、（−と同
じである。 同図に示したように該実施例に於てはｎ→ｂ領域２の一
側面ａに幅Ｗ２を弔′し長さＬ６を有する切れ込み部９
が設けられ、該切れ込み部９の上部に所属の幅νｖ６を
有するｎ型ベース層４を介して該切ｎ込み部９を例えは
直角に横切る幅Ｗｅ 、長さｔｅのｐ十ｍエミッタ・領
域５が配設されてなっている。そして該ｎ→ｂ領域２の
切れ込み部９の幅Ｗ。 とエミッタ領域５の幅Ｗｅ及び長さＡｅは予備実験に基
すいて所望ｈｒＥに対応した寸法にそれぞれ規定さイす
る。又ｎ＋ｂ領域の切れ込み部９の長さｔ６は、該切れ
込み部９に交差するエミッタ領域５の幅Ｖｖｅとその両
側に残すマスク合わせ誤差吸収分の長さＬ２ ＋ ｚ３
を合計した長さに規定され、更に又該切れ込み部９に近
いｎ＋ｂ領域２の一方の側面すと切れ込み部９との間の
幅Ｗｓは該領域へのエミッタ領域５の重なり分の長さ１
丁にマスク合わせ誤差を吸収するための長さｔ８を加え
た寸法以上に規定される。史に又エミッタ領域５はｎ＋
ｂ領域の切れ込み部９の＠Ｗ、の両側にマスク合わせの
誤差を吸収することが可能な重なり分の長さ１丁を加え
た長さ以上に規定され、該エミッタ領域５はその長さ方
向の中心が前記切れ込み部の幅方向の中心にマスク合わ
せされる。これらのことはマスク合わせてｎ十す領域２
とエミッタ領域５との間に位置合わせ誤差を生じた場合
に、エミッタ領域５が該切れ込み部９の外側にはみだし
たり、ｎ＋ｂ領域２の切れ込み部９より内側に重なった
り、又ｎ＋ｂ領域２のｂｉｌｌｌ１１面の外にはみ出し
たりすることを防止したもので、これによってｎ＋ｂ領
域２とエミッタ領域の重なりは常に一定に保たれ、ｈＦ
Ｅにばらつきを生じない。なお該構造に於てもｐ十型コ
レクタ領域６及びｎ→゛型ベース・コンタクト領域７は
従来同様通常の位置に設けられる。 （ｍ 発明の効果 Ｊ！１ｉｉ５１Ｌ、えよう６゜□、□。６．。２ ′ト
ランジスタに於ては、ｎ＋型埋没拡散領域の側面に形成
する突出部の幅ＷＩ若しくは切れ込み部の７− 幅Ｗ２とｐ＋型エミッタ領域の幅Ｗｅ及び長さｔｅを規
定することにより、該トランジスタを形成する除のプロ
セス条件を変更することなく所望のｈＦＥが得られ、且
つ該１０・Ｅのばらつきも防止される。 従って本発明によれば論理ＩＣの入力端子や閾値電圧の
変動が防止され、その裳造歩菌訣りが向上する。 な８本発明の特徴を有するラテラルトランジスタは、前
記実施例と全く逆の導電盤によって形成することもでき
る。
第１図は従来のｐｎｐ）ランジスタの上面図（１及び要
部断面図Ｆｌ、第２図はｐ＋型エミッタ領域とｎ＋型埋
没拡散領域の重なり率とｈＦＥの関係図、第３図は本発
明の一実施例に於ける模式上面図（イ１及びその要部断
面図（朝で、第４図は本発明の他の一実施例ζこ於ける
模式上面図（イ）及びその要部断面図−１である。 図に於て、１はｐ型シリコン基板、２は！汁型埋没拡散
領域、４はｎ型ベース層、５はｐ十型エミッタ＝８− 領域、８は突出部、９は切れ込み部、ａ、ｂは計型埋没
拡散領域の側面を示す。 第 １ 図 第 ｚ 図 ０ Ｏ ’ＦＥ３０ 第 ３ 図 第 ４ 図 ｔイ） （イ） （ロ） ６口） −３（３／ＳＡ
部断面図Ｆｌ、第２図はｐ＋型エミッタ領域とｎ＋型埋
没拡散領域の重なり率とｈＦＥの関係図、第３図は本発
明の一実施例に於ける模式上面図（イ１及びその要部断
面図（朝で、第４図は本発明の他の一実施例ζこ於ける
模式上面図（イ）及びその要部断面図−１である。 図に於て、１はｐ型シリコン基板、２は！汁型埋没拡散
領域、４はｎ型ベース層、５はｐ十型エミッタ＝８− 領域、８は突出部、９は切れ込み部、ａ、ｂは計型埋没
拡散領域の側面を示す。 第 １ 図 第 ｚ 図 ０ Ｏ ’ＦＥ３０ 第 ３ 図 第 ４ 図 ｔイ） （イ） （ロ） ６口） −３（３／ＳＡ
Claims (1)
- 一側面に所定幅の突出部若しくは切れ込み部をＭする一
導電製埋没拡ｖｌｉ、領域の上部に、該埋没拡散領域よ
り低不純物ｍ度の一導電型ベース層を介して該埋没拡散
領域の突出部若しくは切れ込み部を横切る逆導電型エミ
ッタ領域が配設されてなることを特徴とする半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11927283A JPS6010777A (ja) | 1983-06-30 | 1983-06-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11927283A JPS6010777A (ja) | 1983-06-30 | 1983-06-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6010777A true JPS6010777A (ja) | 1985-01-19 |
Family
ID=14757253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11927283A Pending JPS6010777A (ja) | 1983-06-30 | 1983-06-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6010777A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6332783A (ja) * | 1986-07-26 | 1988-02-12 | Victor Co Of Japan Ltd | 小型テ−プカセツト |
| US7226835B2 (en) * | 2001-12-28 | 2007-06-05 | Texas Instruments Incorporated | Versatile system for optimizing current gain in bipolar transistor structures |
-
1983
- 1983-06-30 JP JP11927283A patent/JPS6010777A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6332783A (ja) * | 1986-07-26 | 1988-02-12 | Victor Co Of Japan Ltd | 小型テ−プカセツト |
| JPH0578114B2 (ja) * | 1986-07-26 | 1993-10-28 | Victor Company Of Japan | |
| US7226835B2 (en) * | 2001-12-28 | 2007-06-05 | Texas Instruments Incorporated | Versatile system for optimizing current gain in bipolar transistor structures |
| US7615805B2 (en) | 2001-12-28 | 2009-11-10 | Texas Instruments Incorporated | Versatile system for optimizing current gain in bipolar transistor structures |
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