JPS6010331B2 - 直並列乗算器 - Google Patents

Description

【発明の詳細な説明】 本発明は、ともに２の補数で表わされた２進数の並列Ｍ
ビットの被乗数と直列Ｎビットの乗数の乗算を行なう直
並列乗算器の構成法に関するものである。

従来、並列Ｍビットの被乗数と直列Ｎビットの乗数の乗
算を行なう直並列乗算器は、第１図に示すように、Ｍビ
ット並列な被乗数Ｘと１ビット毎に対応したＭ個の単位
回路１と、直列に入力されるＮビットの乗数Ｙを１クロ
ツク間保持するレジスタ２とにより構成されていた。

乗数Ｙは端子３よりクロツク（ＣＬＫ）６に同期して入
力され、被乗数×はＭ本の入力端子４より並列に入力さ
、れ、乗算は１クロック毎に、Ｙｎが“１”であれば被
乗数×と部分積を加算し下位へ１ビットシフトし、Ｙｎ
が“０”であれば被乗数Ｘ＝０として加算すなわち部分
積をそのま）下位へ１ビットシフトすることによって行
なわれ、乗算結果は出力端子７よりＭ十Ｎビットの積が
順次最下位ビットより出力される。第２図はこの乗算器
に用いる単位回路１の詳細を示したもので、全加算器９
と、加算の結果生じた和（部分積）Ｓｍ（＝Ｐｍ）と桁
上げＣｍをそれぞれ保持するレジスタ１０，１１と乗数
Ｙｎと被乗数Ｘｎを入力とするＡＮＤゲート１２とによ
り構成される。

なお、Ｓｍ及びＣｍは次の２式で表わされる。ところで
、第１図に示した従来の直並列乗算器では以下に述べる
ように、ディジタル信号処理で広く用いられている２の
補数表示による２進数の乗算を行なうことは不可能であ
った。

即ち、２の補数表示による２進数の乗算は、第７図に示
すＢのｔｈのアルゴリズムを用いて行なう。この表に示
すように、このアルゴリズムでは被乗数と部分積の加算
の他に減算を必要とする。２の補数で表わされた２進数
の減算は周知のように、減数の２の補数を取って符号を
反転した値を被減数に加算することによって実行される
。

ある２の補数表示の２進数Ａに対する−ＡはＡの２の桶
数の関係にあり、Ａの２の補数を取る操作はＡを構成す
るすべてのビットの“１”“０”を反転したＡの最下位
に“１”を加えることによって得られる。このため、被
乗数と部分積の減算を行なう場合、直並列乗算器の最終
段では、Ｐ２とＣ，とＸ，と“１”の４入力の加算を実
行しなければならず、従来の直並列乗算器では２の補数
表示の２進数の乗算が行なえなかつた。一方、このよう
な欠点を改良し、直並列乗算器で２の補数表示の２進数
の乗算を可能とした回路として、第３図に示す構成のも
のがある（米国特許第３，８７８ 職５号）。

この直並列乗算器は、で表わされる論理式により定めら
れたＭ個の共通な単位回路４２と、第１図と同様のレジ
スタ２とにより構成されている。上記２式のうち、Ｓｍ
はＰｍ＋，とＣｍとＸｍを入力とする全加算器の和を与
える論理式に一致しているが、Ｃｍ，ｎは全加算器の桁
上げ出力を与える論理式には一致しない特殊な関数とな
っている。そのため、第１図で述べた直並列乗算器の単
位回路が全加算器と２個のレジスタにより構成されてい
たのと異なり、第３図の単位回路４２は上述した論理式
を実現する特殊な関数で全加算器を層換えたものとなっ
ている。従って、第３図により２の補数表示の２進数の
乗算ができる直並列乗算器を構成しようとすると、これ
までに設計の完了している全加算器が利用できず、複雑
な単位回路を新規に設計改良する必要の生じるという欠
点がある。本発明はこれらの欠点を解決するため、全加
算器と２個のレジス夕を単位回路とする従来の直並列乗
算器に被乗数を反転・非反転するゲートを付加し、最終
段の単位回路のみ４入力加算を実行できるようにゲート
を付加して、２の補数表示により表わされる２進数の乗
算を実行できるようにしたもので、以下図面について詳
細に説明する。

第４図は本発明による直並列乗算器の一実施例の全体構
成図であって、１５は単位回路ＴＮ〜Ｔ２まで同一のも
の、１６は乗算器の最終段Ｔ，専用の単位回路、１７は
制御回路、１８，１９は制御信号でＹｓ＝Ｙｎ・Ｙｎ‐
，、Ｙｏ＝Ｙｎ由ＹＭ（由は排他的論理和を示す）であ
る。本実施例では、第７図に示すＢｏｏｔｈのアルゴリ
ズムに基いて２の補数表示による２進数の乗算を実行す
るものとする。第７図に示すように、このアルゴリズム
では直列に入力される乗数Ｙの隣合う２ビットの組合せ
（Ｙｎ，Ｙｎ‐，）による３種類の演算により乗算が実
行される。そこで（Ｙｎ，Ｙｎ‐．）の組合せが（０，
１）の場合を第１の演算、（１，０）の場合を第２の演
算、（０，０）、（１，１）の場合を第３の演算とする
。第１の演算では部分積と被乗数×の加算を行ない下位
へ１ビットシフトし、第２の演算では部分積より被乗数
Ｘを減じて下位へ１ビットシフトし、第３の演算では単
に部分積を下位へ１ビットシフトする。第１、第３の演
算は従来の直並列乗算器で実行できるが、第２の演算は
減算となるため実行できない。ところで、２の補数で表
わされた部分積Ｓと被乗数×の減算は、部分積Ｓとすべ
てのビットを反転した被乗数×に最下位に“１”を加算
することによって実行される。このため本発明では、従
来の直並列乗算器に被乗数を反転するゲートをＴＭ〜Ｔ
２の全単位回路１５に付加し、さらに被乗数の最下位に
対応する最終段の単位回路１６には減算に必要な“１”
入力用の回路を付加して、部分積Ｓ２と被乗数Ｘ，と桁
上げＣ，と“１”入力の４入力加算によって減算を実行
するものである。第４図の本発明による直並列乗算器に
おいて、はじめＴＭ〜Ｌまで共通の論理機能を有する単
位回路１５について説明する。

第５図はこの単位回路１５の詳細図であって、２０は全
加算器、２１は和を保持するレジスタ、２２は桁上げ信
号を保持するレジスタ、２３は上位の単位回路に対する
入力端子、２４は下位の単位回路への出力端子、２５は
被乗数Ｘｍを制御信号（ＹＳ）１８により反転する排他
的ＯＲゲート、２６は制御信号（ＹＯ）により被乗数Ｘ
ｍを“０”にするＡＮＤゲートである。この第５図に示
す単位回路１５は以下の論理式により表わされる。こ）
で、（Ｙｎ，Ｙｎ‐，）が（０，１）の場合、ＹＳ＝Ｙ
ｎ・Ｙｎ‐，＝０、ＹＯ＝Ｙｎ由Ｙｎ‐，＝０であるの
で、Ｓｍ：Ｐ帆，由Ｃｍ由Ｘｍ、Ｃｏｍ＝Ｐｍ十．・Ｘ
ｍ＋Ｃｍ・（Ｐｍ十，由Ｘｍ）となり、部分積Ｐｍ十，
と桁上げＣｍと被乗数Ｘｍの３入力加算の結果と一致し
、第１の演算となる。

同様に（１，０）の場合ＹＳ＝１、ＹＯ＝０であるので
、Ｓｍ＝Ｐｍ十，■Ｃｍ由Ｘｍ、Ｃｏｍ＝Ｐｍ十．・Ｘ
ｍ＋Ｃｍ・（Ｐｍ＋，由Ｘｍ）となり、部分糟Ｐｍ＋，
と桁上げＣｍと反転した被乗数Ｘｍの３入力加算で、減
算における最下位ビットを除いた第２の演算となる。ま
た、（０，０）、（１，１）の場合には、ＹＳコ０，Ｙ
Ｏ＝１であるので、Ｓｍ＝Ｐｍ＋．由Ｃｍ、Ｃｏｍ＝Ｃ
ｍ・Ｐｍ＋，となり、部分積Ｐ帆，と桁上げＣｍの２入
力加算となり、第３の演算となる。次に、被乗数の最下
位に対応する最終段Ｔ，の単位回路１６について説明す
る。

第６図はこのＴ，専用の単位回路１ ６の詳細図であっ
て、２７は単位回路Ｔ２からの入力端子、２８は全加算
器、２９は和を保持するレジスタ、３０は桁上げ信号を
保持するレジスタ、３１は減算による符号変換により生
じた補正用の桁上げ信号Ｃ，′を保持するレジスタ、３
２はＹＳ・Ｐ，を発生するＡＮＤゲート、３３はＹＳ＋
Ｐ，を発生するＯＲゲート、３４はＹＳを発生するィン
バー夕、３５はＣ，′・ＹＳを発生するＡＮＤゲート、
３６は（Ｘ，由ＹＳ）ＹＯ十Ｃ，′ＹＳを発生するＯＲ
ゲート、３７はＹＳ・Ｐ，＝１の場合に加算結果を反転
する排他的ＯＲゲート、３８はＹＳ・Ｐ．・Ｃ．・Ｘ，
＝１の場合にＣ．′を発生するＡＮＤゲート、３９はＹ
Ｓ・ＣＯ．を発生するＡＮＤゲート、４０はＹＳ・Ｐ，
十ＹＳ・ＣＭを発生するＯＲゲート、４１は乗算結果の
出力端子である。この単位回路１６の動作を減算動作、
減算によって生じた２個の桁上げ信号の処理に分けて説
明する。第８図は該単位回路の真理値表である。○’減
算動作〔（Ｙｎ，Ｙｎ‐．）…（１，０）〕Ｐ，＝“０
”の場合には第８図の真理値表はＸ，，Ｃ，，Ｃ，′＝
（ＹＳ）を入力とする全加算器と全く同じ結果をとるの
で、加算器２８のん入力をＡ，＝Ｐ，十ＹＳとする。

そのため、ＯＲゲート３３でこの論理和を発生している
。Ｐ，＝“１”の場合には４入力の加算となり、和出力
はＰ，，Ｘ，，Ｃ，の３入力加算を反転した値となり、
桁上げ信号ＣＯ．は常に“１”で、Ｃｏ′はＰ，＝Ｘ，
＝Ｃ，＝Ｃ，′（＝ＹＳ）＝１の場合のみ“１”である
。そこで、排他的ＯＲゲート３７を加算器２８の和世力
に接続し、Ｐ．・Ｃ，′（＝ＹＳ）＝１の信号で和出力
を反転する。桁上げ信号ＣＯ．を保持するレジスタ３０
の入力式はＤ，＝ＣＯ．・ＹＳ十Ｐ．・ＹＳとし、これ
をＡＮＤゲート３９とＯＲゲート４０を用いて発生する
。また、補正用の桁上げ信号Ｃｏ′を保持するレジスタ
３１の入力式はＤ２＝（Ｘ，由ＹＳ）Ｙ。・Ｐ．・Ｃ．
・Ｙｓとなり、これをＡＮＤゲ−ト３８を用いて発生し
ている。【２１ 減算によって生じた２個の桁上げ信号
の処理減算の結果、再び２個の桁上げ信号ＣＯ．，Ｃｏ
′が共に“１”となるのはＰ，：Ｘ，＝Ｃ，＝Ｃ，′（
ＹＳ）＝１の場合である。２個のキャリが発生した後に
起り得る演算は次回の（Ｙｎ＋，）の値で決まる。

次の（Ｙｎ，Ｙｎ‐，）の組合せは、例１ 次回の（Ｙ
ｎ，Ｙｎ‐，）が（１，１）となる場合．・．．・．Ｙ
ｎ十，ＹｎＹｎ‐．・・・・・・ＬＩＩＩ」０１例２
次回の（Ｙｎ，Ｙｎ−，）が（０，１）となる場合・・
・・・・Ｙｎ十，ＹｎＹｎ‐．・・・・・・，○１１，
○１に示すように、（１，１）あるし、は（０，１）の
２通りである。

その場合は、それぞれ第８図の１′，０′に見られるよ
うにＸ，は常に“０”である。即ち、２個の桁上げ信号
ＣＯ．，Ｃｏ′がともに“１”となるのはＰ，＝Ｘ，＝
Ｃ，＝Ｃ，′＝１であるのでＸ，＝“０”である。この
ことから、Ｃ，′をＸ，の入力端子より加算器２８のＢ
端子へ入力することが可能で、Ｂ，の入力式はＢ，＝（
ＹＳ■Ｘ，）・ＹＯ＋Ｃ，′・ＹＳとなる。この論理式
を、排他的ＰＲゲート２５、ＡＮＤゲート２６，２５、
ＯＲゲート３６により実現している。この結果、減算に
よる２個の桁上げ信号は次の回の演算で処理され、それ
以後の演算に影響を与えないので、上述のような最終段
専用の単位回路を設けることにより２の補数同志の乗算
を直接実行することができる。上記の最終段専用単位回
路の論理式をまとめて示すと、のようになる。

こ）で、Ａ，＝Ｐ，十ＹＳ、Ｂ．：（Ｘ，由ＹＳ）ＹＯ
＋Ｃ，′ＹＳ、Ｃ，＝ＣＯ．・ＹＳ十ＹＳ・Ｐ，、Ｃ，
′＝（Ｘ，■ＹＳ）Ｙ○・Ｐ．・Ｃ．・ＹＳであり、第
５図の単位回路１５に、４入力加算を可能とするために
ゲートと補正用の桁上げＣ，′を保持するレジスタを付
加したものとなっている。以上説明したように、本発明
は全加算器と２個のレジスタを単位回路とする従来の直
並列乗算器に被乗数を反転・非反転するゲートを付加し
、最終段の単位回路のみ４入力加算を実行できるように
ゲートを付加して、２の補数表示により表わされる２進
数の乗算を実行できるようにしたもので、乗算器を含む
論理４ＳＩを設計する場合、乗算器を構成する主なゲー
トが論理ＬＳＩで最も一般的な全加算器としジスタによ
り構成されているので〜設計時間の短縮がはかれる利点
がある。

【図面の簡単な説明】

第１図は従来の直並列乗算器の構成図、第２図は第１図
の乗算器に用いる単位回路の詳細図、第３図は同じく従
来の直並列乗算器の構成図、第４図は本発明の一実施例
の全体構成図、第６図は第４図の乗算器に用いる最終段
を除いた他の段の単位回路の詳細図、第６図は最終段の
単位回路の詳細図、第７図は欧ｏｔｈのァルゴリズムと
第５図の制御信号線の真理値表を示す図、第８図は第６
図の単位回路の真理値表を示す図である。 １，４２・・…・単位回路、２・・・・・・レジス夕、
３・・・・・・乗数入力端子、４・・…・被乗数入力端
子、５・・・・・・クリャ端子、６……クロック端子、
７・…・・積出力端子、８……制御信号線「 ９・・・
・・・加算器、１０・・・・・・和保持レジスタ、１１
・・・・・・桁上げ信号保持レジスタ、１３…・・・前
段の和入力端子、１４・・…・和出力端子、１５・・・
・・・最終段を除く単位回路、１６・・・・・・最終段
専用単位回路、１７・・・・・・制御回路、２０…・・
・加算器、２１…・・・和保持レジスタ、２２・・・・
・・桁上げ信号保持レジスタ、２３・・・・・・前段の
和入力端子、２４……和世力端子、２７……前段（Ｔ２
）の和入力端子、２８…・・・加算器、２９・・・・・
・和保持レジスタ、３０，３１・・…・桁上げ信号保持
レジスタ。 第１図 第２図 第３図 第４図 第５図 第６図 第７図 第８図

Claims (1)

【特許請求の範囲】
1. １ ２の補数表示により表わされた２進数の並列Ｍビツ
   トの被乗数Ｘと直列Ｎビツトの乗数Ｙの乗算を実行する
   直並列乗算器において、Ｍ−１個の共通な第１の単位回
   路と最終段専用の第２の単位回路を継続接続した回路と
   、乗数Ｙの隣合う２ビツト（Ｙｎ，Ｙ＿ｎ＿−＿１）の
   組合せによりＭ個の単位回路に対して共通に、（０，１
   ）の場合には第１の演算を、（１，０）の場合には第２
   の演算を、（０，０）、（１，１）の場合には第３の演
   算をするように指示する制御回路とにより構成され、第
   １の単位回路は、第１の演算として部分積Ｐ＿ｍ＿＋＿
   １と被乗数Ｘｍと桁上げＣｍの３入力加算を行ない下位
   へ１ビツトシフトし、第２の演算として部分積Ｐ＿ｍ＿
   ＋＿１と被乗数を反転したＸｍと桁上げＣｍの３入力加
   算を行ない下位へ１ビツトシフトし、第３の演算として
   部分積Ｐ＿ｍ＿＋＿１と桁上げＣｍの２入力加算を行な
   い下位へ１ビツトシフトする機能を有し、第２の単位回
   路は、第１の演算として部分積Ｐ＿２と被乗数Ｘ＿１と
   桁上げＣ＿１と補正用の桁上げＣ＿１′の４入力加算を
   行ない下位へ１ビツトシフトし、第２の演算として部分
   積Ｐ＿２と被乗数を反転した■＿１と桁上げＣ＿１と補
   正用の桁上げＣ＿１′＝１の４入力加算を行ない下位へ
   １ビツトシフトし、第３の演算として部分積Ｐ＿２と桁
   上げＣ＿１と補正用の桁上げＣ＿１′の３入力加算を行
   ない下位へ１ビツトシフトする機能を有することを特徴
   とする直並列乗算器。