JPS5994436A - 半導体ペレツトの製造方法 - Google Patents

半導体ペレツトの製造方法

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Publication number
JPS5994436A
JPS5994436A JP57204020A JP20402082A JPS5994436A JP S5994436 A JPS5994436 A JP S5994436A JP 57204020 A JP57204020 A JP 57204020A JP 20402082 A JP20402082 A JP 20402082A JP S5994436 A JPS5994436 A JP S5994436A
Authority
JP
Japan
Prior art keywords
wafer
semiconductor wafer
semiconductor
groove
main surface
Prior art date
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Pending
Application number
JP57204020A
Other languages
English (en)
Inventor
Keishiro Yonezawa
米沢 啓四郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Home Electronics Ltd
NEC Corp
Original Assignee
NEC Home Electronics Ltd
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Home Electronics Ltd, Nippon Electric Co Ltd filed Critical NEC Home Electronics Ltd
Priority to JP57204020A priority Critical patent/JPS5994436A/ja
Publication of JPS5994436A publication Critical patent/JPS5994436A/ja
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野   ゛ この発明は半導体ペレットの製造方法に関し、特に多数
の半導体装置を形成した半導体ウェーハを切断分離して
多数の半導体ペレットを製造する方法に関する。
背景技術 トランンスタ、ダイオード、サイリスク等の半導体装置
は、−・股に一枚の半導体ウェー八に選択拡散等によっ
て多数の半導体装置を形成したのち、この半導体ウェー
ハを切断分離して多数の半導体ベレ・ノドを製造する工
程を経て製造されている。
上記の工程では、従来半導体ウェーハの一生面にψ着テ
ープを貼り付け、接着テープの裏面を真空吸着して固定
しておいて、他主面側からダイヤモンドスクライバやレ
ーザスクライバを用いて浅い溝を形成し、溝を形成した
面を下側にしてゴム板等の上に載せ、接着テープの上か
ら鋼製ローラを転動させて、半導体ウェーハに撓屈力を
作用させて、前記714部分から切断する方法が一般的
であった。しかしながら、溝から切断する際に半導体ウ
ェーハがその結晶方位に従う臂開面に沿って割れるので
、得られるミIL導体ペン11−の端面が垂直面となら
ず、鋭角部ができこの鋭角部から欠けやすいという欠点
があった。
そこで、最近では第1図に示すように、半導体ウェーハ
lの裏面を接着テープ2に貼り付け、この接着テープ2
のQ5而を真空吸着により固定しておいて、表面側より
高速回転するダイシングブレードによって、半導体ウェ
ーハ1に接着テープ2に達する溝3を形成する。いわゆ
るダイシング力、ト法が提案されている。
ところが、実際には、半導体ウェーハ1に形成した溝3
の残り代tがある程度以下になると、ダイシングブレー
ドによる押圧力と、接着テープ2の弾性力とによって、
半導体ウェーハlに撓屈力が作用するため、n43の隅
部をオリジンとする横方向クラ・り・1が発生し、多数
の半導体装置を損傷するということが起る。そのため、
従来では所期のダイシングカットは不可能であり、第2
図に示すように、溝3の残り代Tが70μ以上となるよ
うにダイシングして、後は従来のダイヤモンドヌクワイ
パやレーザヌクライハを用いた場合と同様にして、半導
体ペン・ノドを製造している。このようにして製造した
半導体ベレット5は、第3図に示すように、鋭角部6,
7を有するので、この鋭角部6,7が欠けやすく、例え
ばD HD (DoubleHeatsink Dio
de)等においては、前記鋭角部6゜7の欠けによって
生じたシリコン屑によって、短絡事故が発生しやすいと
いった問題点があった。
発明の開示 そこで、この発明は、接着テープに貼り付けた半4体ウ
ェーハをダイシングカットできる半導体ペン、)の製造
方法を提供することを目的とする。
この発明は要約すると、半導体ウエーノ\の一生面側か
ら周縁部を除いて比較的浅い“渦を形成したのち、溝を
形成した一生面側を接着テープに貼り付け、この接着テ
ープの裏面を真空吸着により固定しておいて、半導体ウ
ェーハの他主面側から前記1r#にZ1応する個所を完
全に切断するダイシング加工を施すことを特徴とするも
のである。
すなわち、半導体ウェーハ単体で溝を形成する場合、そ
のa4が半導体ウェーハの周縁部分まで達していると、
後の接着テープの貼り付は工程におけるローラによる押
圧力で半導体ウェーハが溝部分から切断されてしまい、
従来の各方法と同様の問題が発生1−る。しかるに、前
記面を半導体ウェーハの周縁部を除いて形成しておくと
、周縁部の厚肉部が補強環の役目をして、接着テープの
貼りイ1け時に半導体ウェーハが溝から切断されること
が防止される。また、半導体ウェーへの他主面側からグ
イシングカノ1−する際に、半導体ウェーハに―iJ述
のような撓屈力が作用するが、既に一生面+lllに異
が形成されていると、ダイシングによる溝をオリジンと
する横方向クラックが発生する前に、先に形成されてい
る溝をオリジンとする縦方向クラ、りが発生し、横方向
のクラックが発生しないので、多数の半導体装置を損傷
することもない。
さらに、前記の縦方向クラリフ部分を完全にダイシング
力1.トするので、得られる半導体ペレットは鋭角部を
含まず、欠けが発生しにくい。
発明を実施するための最良の形態 第4図ないし第7図はこの発明の方法について説明する
ための半導体ウェーハないし半導体ベレットを示し、特
に第4図は周縁部を除いて浅い溝を形成した半導体ウェ
ーハの平面図、第5図は第4図の■−■線に沿う要部拡
大断面図、第6図は他主面側から完全に切断するダイシ
ング加工を施した半導体ウェーハの平面図、第7図はダ
イシング加工時の要部拡大断面図、第8図は得られた半
導体ペレットの拡大断面図である。
まず、多数の半導体装置を形成した半導体ウニしておき
、各半導体装置間のスl−11−1一部分にレーザを照
射して、X方向およびY方向に比較的浅い溝9を形成す
る(第4図、第5図)。このとき、レーザを半導体ウニ
・−ハ1の周縁部まで照射しても、周縁部にはレーザ吸
収4シ8が積層されているので、溝かりIe成されない
次に、この半導体ウェーハ1の溝9を形成した裏面に、
接着テープ10を貼り付け、接着テープ10の裏面を真
空吸着して固定しておいて、半導体ウェーハ1の表面側
から前記溝9に対応する部分を高速回転するダイシング
ブレードによってダイシング加工して、接着テープ10
に達する溝11を形成する(第6図)。このとき、半導
体ウェーハ1の溝11の残り代がある程度以下になると
、ダイシンググレードによる押圧力と、接着テープ10
の弾146カとによって、半導体ウェーハ1に撓屈力が
作用するが、先に半導体ウェーハ1の他主面側に溝9が
形成されているので、溝9の底部をオリジンとする縦方
向クラック12が発生するのみで、横方向クラックは発
生しない。このダイシング加工は、半導体ウェーハlの
周縁部捷で施す(第7図)。このようにして得られた半
導体ペレット13は、第8図に示すように、鋭角部を含
まない。
なお、半導体ウェーハ1の一生面(裏面)側から浅い満
9を形成する工程は、上述のように半導体ウェーハ1の
周縁部にレーザ吸収材8を積層形成しておいて、レーザ
照射によって行なうのが簡便ではあるが、半導体ウェー
ハ1の大きさに応じてその周縁部にはレーザを照射し彦
いようにしてもよい。場合によってはダイヤモンドスク
ライバを用いて、周縁部を除いて溝9を形成するように
してもよい。
【図面の簡単な説明】
第1図は従来のダイシンダ力、1−法について説明する
ための半導体ウェーハの要部拡大断面図である。 第2図は従来のダイシング法について説明するだめの半
導体ウェーへの要部拡大断面図である。 第3図は上記ダイシング法によって得られた半導体ペレ
ットの拡大断面図である。 第4図ないし第8図はこの発明による半導体ペレットの
製造方法について説明するための各工程の半導体ウェー
ハないし半導体ペレットを示し、第4図は一生市側から
周縁部を除いて浅い溝を形成した半導体ウェーハの平面
図である。 第5図は第4図の■−v線に沿う要部拡大断面図である
。 第6図は他主面側からダイシング加工により切断した半
導体ウェーハの平面図である。 第7図は上記ダイシング加工時の半導体ウェーハの要部
拡大断面図である。 第8図は得られた半導体ベレットの拡大断面図である。 1・・・・ 半導体ウェーハ、 8・・・・・レーザ吸収4シ、 9・・・・・浅い溝、 10・・・・・・接着テープ、 11・・・・・半導体ウェーハを完全に切断する渦、1
2・・・・縦方向クラック。 第 1 因 第2図 3 第3図 ノ 第4図 第5図 第6因 第 7 図 11    11 9]2 第 8 ]′ ]3

Claims (2)

    【特許請求の範囲】
  1. (1)多数の半導体装置を形成した半導体ウェーハを切
    断分離して多数の半導体ペレットを製造する際に、半ノ
    θ6体ウェーハの一主面側から周縁部を除いて比較的浅
    い尚を形成する工程と、この溝を形成したー王面側を接
    着テープに貼り付ける工程と、自jl記、接着テープの
    裏面を真空吸着して固定する工程と、半導体ウェーハの
    他主面側から前記溝に対応する部分を切断するダイシン
    グ加工を施す工程とを含むことを特徴とする半導体ベレ
    ツトの製造方法。
  2. (2)前記半導体ウェーハの一主面側から周縁部を除い
    て比較的ブ浅いt葭を形成する工程が、半導体ウェーハ
    の周縁部にレーザ吸収桐を積層しておいて、レーザ:1
    ヒ射によって実施される特許請求の範囲第(1)項記載
    の半導体ベレツトの製造方法。
JP57204020A 1982-11-19 1982-11-19 半導体ペレツトの製造方法 Pending JPS5994436A (ja)

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