JPS5994432A - 半導体検知装置 - Google Patents

半導体検知装置

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JPS5994432A
JPS5994432A JP58196298A JP19629883A JPS5994432A JP S5994432 A JPS5994432 A JP S5994432A JP 58196298 A JP58196298 A JP 58196298A JP 19629883 A JP19629883 A JP 19629883A JP S5994432 A JPS5994432 A JP S5994432A
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JP
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fet
semiconductor chip
cavity
gate area
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アシ−シユ・エリツク・ボス
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Abbott Laboratories
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Publication of JPH047589B2 publication Critical patent/JPH047589B2/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体検知装置とその製造法に関する。
本発明に関連のおる先行技術として米国特許第３，８３
１゜４３２号、同第４，０２０，８５０号、同第４，１
９８，８５１号、同第４，２１８，２９８号、および同
第４．２６９．６８２号があげられる。
上記の米国特許およびこれらの特許中に引用されている
種々の刊行物を参照することによって理解されるように
、たとえば化学的、生化学的および電気化学的な用途に
おけるガス、酵素、イオン活性、および種々の物質を検
知および／または測定するために半導体センサ、特に別
々の原料およびドレイン電極（これらの電極間にゲート
区域をもつもの〕を含むフィールド効果トランジスタを
使用することが提案された。このような提案された装置
は化学的に敏感なフィールド効果トランジスタとして知
られており、以後これを０ＬＥＦＴと呼ぶ。このＣ８Ｆ
ＥＴはフィールド効果トランジスタを含む半導体チップ
上に形成される。
このようなＣ８ＦＥＴ装置は検知、検出または測定すべ
き特定の物質に露出させるゲート区域中に化学的に敏感
な膜オたはフィルムを含み、そしてこの装置の残余の部
分はカプセル状に包みこまれていてゲート区域を除く装
置が密封されている。代表的なＦＥＴの大きさは約０．
０３０インチＸ０．０３０インチであり、ゲート区域は
一般に約０．０１５インチＸ　Ｏ，０２０インチであり
、そしてＦＥＴ電極は約０．００５インチ幅である。半
導体チップ上のＦＥＴ電極を外側の電気回路に接続する
通常の方法は、熱間圧縮結合技術または超音波法によっ
てＦＥＴ電極と電気回路との間の配線を結合させること
である。結合用配線の直径は約０．００１インチ〜０．
００３インチであるので、配線は非常に脆く、機械的応
力や歪み、熱的な膨張や圧縮から保睦し彦ければなら々
い。通常、結合配線は接着剤またはエポキシ物質で保護
および補強されておシ、そしてもちろん検知すべき特定
の物質から配線を密封するためにカプセル状に包みこま
れていなければ々らない。
上記の要件にかんがみ、そして特にＦＥＴ、ゲート区域
、および配線の大きさにかんがみ、このようなＣ８ＦＥ
Ｔ装置の製作は高価で時間がかかり、そして単調な操作
でｓｂ、そのため実験室的装置の製造に限られていたつ
それ故、他の商業的半導体装置と同等に多量に且つ信頼
住良（Ｃ８ＦＥＴ装置を提供することが望まれている。
半導体チップ上の電極を外側の電気回路に結合する配線
の必要を力＜シ、然も信頼性の増大した電気的接続を提
供することが特に望まれている。
本発明の一面によれば、電気的接続は基板または基質上
に半導体チップを取シ付けることによって、半導体装置
について、たとえは半導体チップ上の接点または電極に
ついて確立される。次いで導体要素をたとえば電導性接
着物質を用いるスクリーンプリントによって基板表面に
およびそれぞれのチップ接膚もしくは電極上にプリント
する。
本発明の別の面によれば、フィールド効果トランジスタ
（ＦＥＴ）を含む半導体チップを基板または基質に取り
付は導体要素を基板表面におよび直接にＦＥＴ電極にス
クリーンプリントした化学的に敏感なフィールド効果ト
ランジスタ（Ｃ８ＦＥＴ）装置が提供される。これは配
線の結合、−・ンダ付け、あるいはＦＥＴ電極への電気
的接続の確立のために従来必要としたその他の手段につ
いての如何ガる要件をもなくす。
本発明の更に別の面によれば、ＦＥＴを含む半導体チッ
プを、基板もしくは基質内に備えた好適な大きさの空腔
内に、半導体チップの頂部が基板表面と同一平面にある
ように取シ付けたサンドインチ構造物が提供される。次
いで、非常に薄い誘電性接着パッドを基質表面におよび
隣接チップの一部の上にスクリーンプリントして該チッ
プを所定位置に但持する。別法として、または付加的に
、基板の空腔壁をエポキシで内張シして熱をかけたとき
ＦＥＴチップが空腔中で結合するようにすることもでき
るっ次いで導体を基板表面におよびそれぞれのＦＥＴ電
極に伸ばしてプリントして電気的接続を同時に行ない、
これによって従来必要とした配線の結合を避けることが
できる。
次いで誘電性接着物質の薄いフィルムをＦＥＴゲート区
域以外の基板表面の上に配置して基板、スクリーンプリ
ントした導体パターン、ＦＥＴおよびそのヘリ（ＦＥＴ
ゲート区域を除く）を絶縁する。これはケート区域以外
のＦＥＴを周囲の環境から蜜月する。判定のガス、酵素
、イオン活性、または他の物質を検出および／または測
定するためにえらばれた化学的に敏感な膜物質を次いで
ゲート区域中に配置することができる。所望ならは、絶
縁性カバーを組立要素類の頂部に配置してＣ３ＦＢＴの
取扱い性を増大させることができる。
従って本発明の上述の好ましい具体例によれば、配線の
結合をなくし、従ってこの配線結合を作るための多大の
時間の消費およびコスト高をさけることができる。それ
に代って、本発明の好ましい形体を使用すると、ＦＥＴ
チップを基板空腔内に容易にｙ＄、９付けることができ
、そしてＦＥＴ電極への必贅な接続を基板上への導体の
スクリーンプリント中に同時に行なうことができる。ま
たゲート区域を除いてこの装置の残余の部分は信頼性の
低いＣ８ＦＥＴをもたらす従来技術の時間のかかる、高
価で骨の折れる方法に比べて、少数の工程で且つ少数の
構成要素のみを使用して容易に且つ信頼性よく密封する
ことができる。本発明のこの好ましい形体の実施におい
て、このようにして製作された５０個のＣ８ＦＥＴ装置
のうち４８個（９６％）の装置が満足に操作し商業的ゲ
ート品質をもつものであることがわかった。これとは対
照的に、従来技術のＣ８ＦＥＴはふつうには実験室用の
ものとしてのみ有用であり、且つそのときでさえ本発明
によシ到達した構造上の信頼性チに近づくことさえない
。
本発明の別の具体例において、基飯空腔中へのＦＥＴチ
ップの取υ付けおよび基板およびＦＥＴ電極上への導体
のスクリーンプリントの後に、この羊脂立体を射出成形
することができる。ゲート区域、の上にある領域は鋳型
中でバネ荷重プランジャーを装備してケート区域を開放
状態にしておくことができる。本発明のこの具体例は望
ましからざる配線結合を力くすという利点を与えるが、
成形プロセス中に発生した熱はえられたＣ８ＦＥＴ装置
に好ましい具体例のものよシも低い信頼性を与える。
本発明の更に別の具体例において、ＦＥＴチップは基板
表面に取り付けられ、次いで基質導体に配線結合される
。
この羊脂立体は次いで前述のようにして射出成形されう
る。
この具体例は現在知られているＣ８ＦＥＴ装置に比べて
製作が容易であるという利点を与えるけれども、配線結
合および射出成形を必要とするという不利益をもつ。
本発明を添付の図面を参照して以下に更に具体的に述べ
る。ガお、これらの図面において同一の符号は同一の構
成要素を表わす。
第１図はサンドインチ構造の、本発明の一具体例のＣ８
ＦＥＴ装慣の透視図である。
第２図は第１図中に示す具体例における数個の構成要素
を欽明する破断透視図である。
第３図は第２図に示す区分線にはソそってとった断面透
視図であって、ＦＥＴ電極の上に存在しこれと電気的接
続されている基板上のスクリーンプリント導体を説明す
るものである。
第４図はサンドイッチ構造の、本発明の好ましい具体例
のＣ８ＦＥＴ装置の部分破断平面図である。
第５図は第４図の線５−５にそってとった断面図である
。
第６図はＦＥＴを基板表面に取シ付けた、本発明の別の
具体例を説明する断面透視図である。
第７図は射出成形によってカプセル状に包み込むために
鋳型中におる第６図の羊脂立体を示す断面立面図である
。
第８図は本発明のこの具体例に従って製作したＣ　Ｓ　
ＦＥＴ装置の透視図である。
第１図〜第３図に示す本発明の一具体例において、Ｃ８
ＦＥＴ装置（１ｏ）はサンドインチ構造をもち、基板（
１２）、誘電性接着物質の薄い中間フィルム（１す、お
よびエポキシ、超音波またはその他の周知技術にょシ他
の要素に結合しうるカバー（１りを含む。半導体チップ
（１すけフィールド効果トランジスタ（ＦＥＴ）を含む
。エポキシで予め作りうる接着フレーム（２りが基板（
１２）の頂部表面（２４）中の連当な大きさの空腔（２
２）内に配置されている。第３図に最もよく示されるよ
うに、ＦＥＴ（１８）と接着フレーム（２りは空腔（２
２）にはめこまれて加熱されると、ＦＥＴチップ頂部表
面（２６）が基板表面（２りと実質的に同一の高さまた
は同一の平面になるように基板内でＦＥＴチップの結合
を生せしめる。すなわち、表面（２６）上に配置したＦ
’　Ｅ　Ｔ電！（２８）は基板表面（２４）と実質的に
同一平面にある。ここでいう“基板”とは半導体チップ
を取シ付ける基質をいい、酵素物質を意味するものでは
ない０ 導電要素（３りは周知技術によシ基板表面（２り上にス
クリーンプリントされる。第３図を参照して、本発明の
原理によれは、導体（３０〕はＦＥＴ電極（２８）を覆
って接鮭するように伸びて、従来の装置におけるような
配線結合の必要なしに、ＦＥＴ電極への霜、り接続を与
える。
誘電性フィルム（１４）および頂部カバーはそれぞれの
開口（３２）および（３りをもち、これらの開口は半導
体チップ（１り上のゲート区琥と一致するように配置さ
れる。次いで化学的に敏感な欣（３６）が開口（３４）
および（３２〕中におよびＦＥＴゲート区域上に挿入さ
れる。この膜はＣ８ＦＥＴ装置が所望の生物学的または
化学的な特性を適切に検知しうるように、特定のガス、
酵素、イオン活性または他の物質を検出および／または
測定するためにえらばれた所定の化学的に敏感な物質か
ら作ることができる。このような化学的に敏感な膜物質
を記述しているものとして前述の米国特許を参照するこ
とができる。
Ｃ３ＦＥＴ（１りを製作するに除して、基板（１２）を
重合体物質たとえはポリ塩化ビニル、ＡＢＳ、または類
似のポリマーから作る。次いでこの基板中に空腔（２２
）中に形成させて、との空腔領域中に配置され内張シさ
れる熱活性イヒ、自己平坦性の予め作った接着性（たと
えばエポキシ）フレーム（２りに適応させる。次いでＦ
ＥＴチップをエポキシ内張り空腔中に配置する。加熱し
てＦＥＴチップの硬化と結合を生せしめ基板表面と同一
平面になるようにする□次いで導体パッドを基板上にお
よびＦＥＴチップの上に伸ひてそれぞれのＦＥＴ［極上
にスクリーンプリントしてこれらの電気的接続を作る。
当業技術において周知のように、スクリーンプリントは
空気乾燥接着剤と鋏充てんポリマーとを利用する導体ペ
ースト物質を用いて達成しうる。熱硬化性接着剤または
紫外＃ｉ！硬化性接着剤も使用しうる。導体ペーストを
標準のスクリーンプリン）Ｍ術を使用して塗布する。次
いで誘電性接着フィルム（１りを基板とＦＥＴゲート区
域以外のＦＥＴ準組立体との上に連用して基板、スクリ
ーンプリント導体パターン、ＦＥＴおよび半導体チップ
のヘリを絶縁し、これによって装置を外界の環境から密
封する。次いでカバー（１６）を組立体の基板、ＦＥＴ
および接着フィルムの頂部に配置し、エポキシまたは他
の好適な接着剤でこれらに結合させてＣ８ＦＥＴ装置の
取扱い性および美観を改良する。
カバー（１６〕は基板（１２）と類似のポリマー材料が
ら作ることができる。
本発明の好ましい具体例は第４図および第５図に示され
、そこでは半導体チップ（１８）が基板（１２）の空腔
（２２）中に締めじろをもつ状態で配置されている。ポ
リマー物性から作った接着パッド（２３）が基板表面（
２り上におよびチップ（１８）の一部の上にスクリーン
プリントされて空腔（２２）中のチップをしつかシと保
持する。この薄い誘電性パッドは長さ０．１２５インチ
×幅α０２０インチ×厚さ０、００５インチでありうる
。所望ならば、空腔（２２）の壁はチップ（１りの挿入
前にエポキシ接着剤で内張すすることができる。
次いで導体（３０〕を基板表面上におよび更に伸びて誘
電性パッドの上にスクリーンプリントしてそれぞれのＦ
ＥＴ電極との電気的接続を作る。ポリマー物質の薄い誘
電性接着被覆（２５）を、たとえはスクリーンプリント
によって、基板表面に塗布して導体（５０〕、ＦＥＴ電
極（２８〕、および半導体チップ（１りをＦＥＴゲート
区域（２７）を除いて扱う。被覆（２５）は約０．００
５インチの厚さであシうる０化学的に敏感な膜（３６〕
を次いで第１図〜第６図について述べたようにＦＥＴゲ
ート区域に適用する０別々具体例として空腔（２２）中
に取付けた予め組み立てた基板（１２）とＦＥＴチップ
は射出成形にかけてＣ８ＦＥＴ装置とすることもできる
。この別の具体例もまたＦＥＴ電極に直接スクリーンプ
リントを使用して配線結合をなくしているけれども、射
出成形プロセス中に発生する追加の熱がＣ８ＦＥＴ構成
狭素を破壊する可能性を増大させる。それ故、第４図〜
第５図および第１図〜第３図の具体例が好ましい。
更に別の具体例を第６図〜第８図に示すっこの具体例は
射出成形法を使用してＣ８ＦＥＴ装置（４りを製作する
ものである。この具体例において、ＦＥＴ半導体チップ
（１８）はビーズとして形成されたエポキシ物質（４４
）を用いて半導体チップのヘリのまわシに及び更に伸び
て基板（４８）の表面（４りに結合される。導体（５０
〕を基板表面（４６）上にスクリーンプリントする。そ
れぞれの結合配線（５２〕を標準の熱間圧縮配線結合技
術によ多結合させて基板上の導体（５りとそれぞれのＦ
ＥＴ電極（２りとを相互に結合させる。配線結合を確立
した後に、薄くてや＼脆い配線（５２）を室温加硫エラ
ストマーの被覆で保護して配線を熱的ショック、機械的
応力および振動に対して保饅する０適当な硬化時間の後
に、壁組立体を射出鋳型たとえば頂部の鋳型空洞（５り
および底部の鋳型空洞（５６）中に配置する。頂部およ
び底部の鋳型中の好適な位置ぎめ用ビンが基板とＦＥＴ
テップとの壁組立体を所定位置に保持する０頂部鋳型（
５４）中の好適な空洞に配置されたバネ荷重プランジャ
ー（５８ンがＦＥＴゲート区域の頂部に存在する。鋳型
を密閉するとプランジャー（５８）はセットスクリュー
（６りによシ機械的に錠止される。このプランジャーは
０、００３インチまたはそれ以下の移動余裕をもってい
てカプセル状に包みこまれる物質がゲート区域に流れる
可能性を防いでいる。鋳型を閉じた後、カプセル化用の
物質を鋳型の空洞中に射出して、ＦＥＴゲート区域を開
放状態にしたま＼、空洞に溶融プラスチックを満たして
カプセル（６りを形成させる。完全なＣ８ＦＥＴ装置（
４０）を第６図に示す。次いで化学的に敏感な膜物質（
６６）をとのＣ８ＦＥＴ。
装置に配置してゲート区域を覆う。
本発明のこの具体例は、従来のＣ３ＦＥＴｉ置に比べれ
ば信頼性が高く且つ骨の折れる製作をかなり低減したも
のといえるけれども、それでもなお配線結合および射出
成形を使用している。従って第１図〜第３図力らびに第
４図〜第５図に関連して図示し説明した具体例および製
作技術の方が本発明の好ましい具体例でおるといえる。
以上の詳細な記述は本発明のよシよき理餉のための説明
でろって、そこから不必蚤な制限をくみとるべきではな
い。
種々の変形が当業者にとって自明だからである。
【図面の簡単な説明】
第１図はサンドインチ構造の、本発明の一具体例のＣ８
ＦＥＴ装置の透視図である。 第２図は第１図中に示す具体例における数個の構成要素
を説明する破断透視図であろう 第３図は第２図に示す区分線にはソそってとった断面透
視図であって、ＦＥＴ電極の上に存在しこれと電気的に
接続されている基板上のスクリーンプリント導体を説明
するものである。 第４図はサンドイッチ構造の、本発明の好ましい具体例
のＣ８ＦＥＴ装置の部分破断平面図であるう第５図は第
４図の線５−５にそってとった断面図でおる。 第６図はＦＥＴを基板表面に取り付けた、本発明の別の
具体例を説明する断面透視図である。 第７図は射出成形によってカプセル状に包み込むために
鋳型中にある第６図の壁組立体を示す断面立面図である
。 第８図は本発明のこの具体例に従って製作したＣ３ｌＩ
ＥＴ装置の透視図である。 １０．４０・・・Ｃ８ＦＥＴ装置；　　１２・・・基板
：１４・・・中間フィルム；　　　１６・・・カバー；
１８・・・半導体チップ；　　　２ｏ・・・接着フレー
ム；２２・・・空腔；　　　　　　　２３・・・接着バ
ッド；２４・・・基板表面；２５・・・誘電性接着被覆
；２６・・・頂部表面；　　　　　２７・・・ＦＥＴゲ
ート区域；２８・・・ＦＥＴ電極；　　　　３ｏ・・・
導電要素；３２　、５４・・・開口；３６・・・化学的
に敏感な膜；４４・・・エポキシ樹脂；　　　４６・・
・基板表面；４８・・・基板；５ｏ・・・導体； ５２・・・結合配線；　　　　　　５４，５６・・・鋳
型空洞；５８・・・プランジャー；　　　６ｏ・・・カ
プセル凸図面の浄書（内容に変更なし） 手続補正書（方式） 昭和５８年１２月１３日 特許庁長官　若　杉　和　夫　殿 １、事件の表示 昭和５８年特許願第１９６２９８号 ２、発明の名称 半導体検知装置 ３゜補正上する者 事件との関係　　特許出願人 名称　　アボット　ラボラトリーズ 赤坂大成ピル（１話５８２−７１６１）／！Ｉｊｉ＠に
添付の図面 ′はない。

Claims (1)

  1. 【特許請求の範囲】 １、半導体装置への電気接続を確実に実施する方法にお
    いて； 半導体チップに複数個の接点を装備し、このチップを保
    持し位置づける基板を装備し、このチップを基板に取付
    け、そして この基板におよびチップの接点上に複数個の導体要素を
    プリントしてこれらに電気接続を与える、ことから成る
    ことを特徴とする方法。 ２、基板に空腔を設けて半導体チップをはめこむ工程、
    との空腔中に該チップを接着状に取シ付ける工程、およ
    びこの基板におよびチップの接点上に複数個の導体要素
    をスクリーンプリントする工程を含む特許請求の範囲第
    １項記載の方法。 ３、次の諸工程すなわち 半導体チップに、ゲート区域と複数個のそれぞれの導体
    電極とをもつフィールド効果トランジスタ（ＦＥＴ）を
    装備し、 このフィールド効果トランジスタ用の基板を装備し、こ
    のフィールド効果トランジスタを基板に取シ付け、どの
    基板におよび対応するそれぞれのＦＥＴ導体電極上に複
    数個の導体要素をプリントしてこれらにそれぞれの電気
    接続を与え、そして このＦＥＴと基板とをＦＥＴゲート区域を除いて外界の
    環境から密封する、 ことから成ることを特徴とする化学的に敏感なフィール
    ド効果トランジスタ（Ｃ８ＦＥＴ）装置の製造法。 ４、基板に空腔を設けて半導体チップをはめこむ工程、
    この基板空腔に該半導体チップを接着状に取シ付ける工
    程を含み、月つプリント工程をスクリーンプリントによ
    って与える特許請求の範囲第３項記載の方法。 ５、ＦＥＴゲート区域に適合する開口をもつ絶縁カバー
    を装備する工程、およびこの絶縁カバーを基板上に、絶
    縁カバーの開口がＦＥＴゲート区域と整列するように、
    取り付ける工程を含む特許請求の範囲第４項記載の方法
    ０６、ＦＥＴおよび基板を射出成形してこれらをＦＥＴ
    ゲート区域を除いてカプセル状に包みこむ工程を含む特
    許請求の範囲第３項記載の方法。 Ｚ　次の諸工程す々わち 半導体チップに、ゲート区域と複数個のそれぞれの導体
    電極とをもつフィールド効果トランジスタ（ＦＥＴ）を
    装備し、 この半導体チップを受は入れるのに達した表面および空
    腔をもつ基板を装備し、 との空腔中に半導体チップを、導体電極が基板表面と実
    質的に同一平面にあるように、挿入自在に取り付け、基
    板表面上に誘電性接着パッドを該チップの一部を覆うよ
    うにプリントして空腔中に該チップを接着状に取り付け
    、この基板の表面におよび対応するそれぞれのＦＥＴ導
    体電極上に複数個の導体要素をプリントしてこれらにそ
    れぞれの電気接続を与え、そして 基板表面、導体要素および半導体チップの上に誘導性接
    着剤をプリントし、て、該表面、該俊累および該チップ
    をＦＥＴゲート区域を除いて密封する、 ことから成ることを特徴とする化学的に敏感なフィール
    ド効果トランジスタ（Ｃ８ＦＥＴ）装置の製造法。 ａ　化学的に敏感な物質をＦＥＴゲート区域に適用する
    工程を含む特許請求の範囲第７項記載の方法。 ９、　次の諸工程すなわち 半導体チップに、ゲート区域ど複数個のそれぞれの導体
    電極とをもつフィールド効果トランジスタ（ＦＥＴ）を
    装備し、 この半導体チップを受は入れるのに適した表面および空
    腔をもつ基板を装備し、 との空腔中に半導体チップを、ＦＥＴ導体電極が基板表
    面と実質的に同一平面にあるように、挿入自在に取付け
    、この基板の表面におよび対応するそれぞれのＦＥＴ導
    体電極上に複数個の導体要素をプリントしてこれらにそ
    れぞれの電気接続を与え、 誘電性フィルムを適用して基材、複数個の導体要素、お
    よび半導体チップをＦＥＴゲート区域を除いて密封し、
    開口をもつ絶縁性カバーを装備し、そしてＦＥＴゲート
    区域に一致させた開口をもつ誘電性フィルムに絶縁性カ
    バーを結合させる、 ことから成ることを特徴とする化学的に敏感なフィール
    ド効果トランジスタ（Ｃ８ＦＥＴ）装置の製造法。 １０、予め作った取シ付は用エポキシフレームを装備し
    、このｉｂ付は用エポキシフレームを基板空腔に挿入し
    、半導体チップを取シ付は用エポキシフレームに挿入し
    、そして半導体チップをＦＥＴ［極が基板表面と実質的
    に同一平面に々るように基板に結合させる島工程を含む
    特許請求の範囲第９項記載の方法。 １１、ＦＥＴゲート区域に化学的に敏感な物質を適用す
    る工程を含む特許請求の範囲第９項記載の方法。 １２、次の諸工程すなわち 半導体チップに、ゲート区域と複数個のそれぞれの導体
    電極とをもつフィールド効果トランジスタ（ＦＥＴ）を
    装備し、 このフィールド効果トランジスタ用の基板を装備し、こ
    の基材の表面に複数個の導体要素をプリントし、この基
    材の表面に半導体チップを取り付け、配線を結合して複
    数個の導体要素とＦＥＴ導体電極との間にそれぞれの電
    気接続を与え、 室温加硫性物質を配線に適用し、そしてＦＥＴゲート区
    域を除いて基板と半導体チップを射出成形することによ
    ってカプセル状に包みこむ、ことから成ることを特徴と
    する化学的に敏感なフィールド効果トランジスタ（Ｃ８
    ＦＥＴ）装置の製造法０１３、次の構成要素す欧わち 基板、 この基板に取り付けた、複数個の接点をもつ半導体チッ
    プ、および この基板上に設けた且つ半導体チップの接点上に伸びて
    これらに電気接続を与える複数個のプリント導体要素、
    から成ることを特徴とする半導体装置。 １４、基板が空腔な含み、そしてとの空腔中に半導体チ
    ップを接着状に取シ付けた特許請求の範囲＃、１６項記
    載の半導体装置。 １５、次の構成要素すなわち ゲート区域と複数個の導体電極とをもつフィールド効果
    トランジスタ（ＦＥＴ）を含む半導体チップ、半導体チ
    ップを基板に取付ける部材を含む基板、この基板上に配
    置した且つ半導体チップ上をそれぞれの導体電極と直接
    的な電気接続の関係で伸びる複数個の長い導体要素、お
    よび この導体チップをＦＥＴゲート区域を除いて密封する部
    材、 から成ることを％徴とする化学的に敏感なフィールド効
    果トランジスタ（Ｃ８ＦＥＴ）装置。 １６　基板が半導体チップを受は入れるに適する空腔を
    もち且つＦＥＴ導体電極を基板表面と実質的に同一平面
    に存在させる表面を含む特許請求の範囲第１５項記載の
    Ｃ８ＦＥＴ装置。 １１　半導体チップを基板の空腔中に接着状に取シ付け
    るのに適する誘電性接着パッドを含む特許請求の範囲第
    １６項記載のＣ５ＦＥＴ装置。 １８、基板の空腔内に配置するに適する且つ半導体チッ
    プを受は入れるのに適する予め作った取シ付は用接着性
    フレームを含む特許請求の範囲第１６項記載のＣ８ＦＥ
    Ｔ装置。 １９密封用部材が基板に結合した誘電性フィルムを含み
    、そしてこの誘電性フィルムがＦＥＴゲート区域に一致
    させるに適した開口を含む特許請求の範囲第１６項記載
    のＣ８ＦＥＴ装置。 ２０、誘電性フィルムに結合した絶縁性カバーを含み、
    そしてこの絶縁用カバーが誘電性フィルムの開口および
    ＦＥＴゲートＩＺ域と一致する開口をもつ特許請求の範
    囲第１９項記載のＣ８ＦＥＴ装置。 ２１、次の構成要素すなわち ゲート区域と複数個の導体電極とをもつフィールド効果
    トランジスタ（ＦＥＴ）を含む半導体チップ、表面およ
    びその表面内に半導体チップを受は入れるに適する空腔
    をもつ基板、 この基板表面に該チップの一部を覆うようにプリントし
    た且つそれによって空腔中に該チップを接着状に保持す
    る誘導性接着パッド、 この基材表面にプリントした且つ対応するそれぞれのＦ
    ＥＴ導体電極に伸びてそれらとの電気接続を与える複数
    伊の長い導体要素、および 基板表面、導体要素および該チップの上にプリントして
    該表面、該要素および該チップをＦＥＴゲート区域を除
    いて密刊した誘電性接着フィルム、 から成ることを特徴とする化学的に敏感カフイールド効
    果トランジスタ（Ｃ８ＦＥＴ）装置。 η、ＦＥＴゲート区域に適用した化学的に敏感な物質を
    含む特許請求の範囲第２１項記載のＣ８ＦＥＴ装置。 ２６、次の構成要素す々わち ゲート区域と複数個の導体電極とをもつフィールド効果
    トランジスタ（ＦＥＴ）を含む半導体チップ、表面およ
    びその表面内に半導体チップを受は入れるに適する空腔
    をもつ基板、 この空腔内に半導体チップをＦＥＴ導体電極が基板と実
    質的に同一表面にあるように保持する部材、この基板表
    面にプリントした且つＦＥＴ上を伸びてそれぞれの導体
    要素をそれぞれのＦＥＴ導体電極と直接の電気接続の保
    合にあるようになした複数個の長い導体要素、基板に取
    り付けた且つＦＥＴゲート区域に適合する開口をもち半
    導体チップをＦＥＴゲート区域を除いて密封する誘導性
    フィルム部材、 から成ることを特徴とする化学的に敏感なフィールド効
    果斗うンジスタ（Ｃ８ＦＥＴ）装置。 ２４、基板空腔内に挿入するに適した且つ半導体チップ
    を受は入れてこれを基板に取り付けるに適した予め作っ
    た取シ付は用接着フレームを含む特許請求の範囲第２５
    項記載のＣ８ＦＥＴ装置。 δ、開口をもち、その開口をＦＥＴゲート区域と一致し
    て配列するように取シ付けた絶縁性カバーを含む特許請
    求の範囲第２４項記載のＣ８ＦＥＴ装置。 ２６　次の構成要素すなわち ゲート区域と複数個の導体電極とをもつフィールド効果
    トランジスタ（ＦＥＴ）を含む半導体チップ、この半導
    体チップを取シ付けるための表面をもつ基板、この導体
    表面にプリントした複数個の長い導体要素、半導体チッ
    プを基板表面に取］付ける部材、それぞれの複数個の導
    体要素とそれぞれの複数個のＦＥＴ導体電極との間にそ
    れぞれ電気的に接続した複数の結合用配線、および 半導体チップをＦＥＴゲート区域を除いて射出成形によ
    シカプセル状に包みこむ部材、 から成ることを特徴とする化学的に敏感なフィールド効
    果トランジスタ（Ｃ８ＦＥＴ）装置。
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