JP4326609B2 - 半導体素子を製造する方法 - Google Patents

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Description

【０００１】
【産業上の利用分野】
本発明は、一般に、半導体素子に関し、さらに詳しくは、パッケージングされた半導体素子に関する。
【０００２】
【従来の技術】
例えば、加速度計，圧力センサ，化学センサ，温度センサなどのマイクロマシンデバイス(micromachined device)は、マイクロマシン機構の上に保護カバーを最初に設けないと、低コストのプラスチック・パッケージに成形できない。しかし、保護カバーは、マイクロマシンデバイスを製造する複雑さおよびコストを増す。さらに、圧力センサ，化学センサおよび温度センサは、圧力，化学作用または温度の変化を検出するために、少なくとも部分的に外界に晒されるので、従来の低コスト・プラスチック・パッケージに完全密封できない。
【０００３】
【発明が解決しようとする課題】
従って、マイクロマシンデバイスなどの半導体素子用の低コストかつ製造が簡単なパッケージを提供する必要がある。
【０００４】
【実施例】
図１は、電子チップまたは基板１１およびリードフレーム１２を含む電子素子または半導体素子１０の断面図を示す。電子デバイス２０は、基板１１内に形成され、この基板は、デバイス２０が半導体デバイスの場合には半導体からなる。好適な実施例では、デバイス２０は、例えば、圧力センサ，化学センサまたは温度センサなどのマイクロマシンセンサである。複数の露出金属領域またはボンディング・パッド２１は、基板１１の周辺に設けられる。パッド２１は、デバイス２０に隣接し、かつ電気結合される。基板１１およびデバイス２０の他の詳細については、素子１０の説明を簡単にするために図１では図示しない。
【０００５】
リードフレーム１２は、基板１１を支持するために用いられる任意の基板でもよい。リードフレーム１２は、好ましくは薄い銅合金からなるが、銅トレースなどを具備する厚めのセラミック基板からなってもよい。リードフレーム１２は、リード１３と、このリード１３に隣接する実装部，支持部，物理的結合部またはフラグ１４とを含む。一実施例では、フラグ１４および少なくとも一つのリード１３は、約５度以内で実質的に同一面上にある。ただし、好適な実施例では、フラグ１４はすべてのリード１３と実質的に同一面上にある。フラグ１４の中心部は開口部または穴１５を有し、この穴はフラグ１４によって好ましくは全体的に画定される。
【０００６】
基板１１は、リードフレーム１２のフラグ１４の上に配置され、かつこのフラグに物理的に結合される。基板１１は、パッド２１がフラグ１４の方向を向くように配置される。基板１１の周辺内には、基板１１の中心部がフラグ１４の穴１５の上に好ましくは配置あるいは整合される。基板１１のフットプリントは、フラグ１４が好ましくは基板１１またはパッド２１の周辺を覆わないように、フラグ１４のフットプリントよりも好ましくは大きい。
【０００７】
接着部１６は、基板１１とリードフレーム１２との間の結合機構を提供する。接着部１６は、好ましくは、フラグ１４の周辺の周りのリングである。接着部１６は、穴１５を覆わない。一例として、接着部１６は、接着テープまたは熱可塑性接着剤でもよい。好適な実施例では、接着部は、Grand Island, NYのOccidental Chemical Corporation 社製の"SumiOxy" と呼ばれるダイ装着テープ(die-attach tape) である。
【０００８】
また、接着部１６は、好ましくは、フラグ１４と基板１１との間のスタンドオフとして機能する。本好適な実施例では、スペース，ギャップまたはキャビティ１９がフラグ１４と基板１１の中央部との間に形成される。デバイス２０がマイクロマシンセンサである場合、デバイス２０のマイクロマシン部分（すなわち、圧力センサまたは化学センサなどの薄い半導体膜またはダイアフラム）は、キャビティ１９内で保護される。従って、キャビティ１９の高さは、デバイス２０が、例えば、圧力センサである場合に、デバイス２０のダイアフラムの適切な動きを可能にするために十分大きくなければならない。好適な実施例では、キャビティ１９は約２５〜７５マイクロメートルの深さを有し、接着部１６は約２５〜７５マイクロメートルの高さを有する。従って、素子１０は、デバイス２０のマイクロマシン部分を保護するために個別のカバーまたはキャップを必要としない。よって、素子１０は少ない工程で製造でき、その結果、より迅速かつ安価な製造プロセスが得られる。
【０００９】
素子１０の製造または作製における以降の工程は、パッド２１をリードフレーム１２のリード１３に電気結合することを含む。好適な実施例では、複数のワイヤ・ボンド２２が電気結合を行う。ただし、ＴＡＢ(tape-automated-bonding)，フリップ・チップ・ボンディング技術なども、電気結合を行うために利用できる。フリップ・チップ・ボンディングを利用した場合、リードフレーム１２の上に基板１１を実装する段階は、本質的に電気結合段階を含む。さらに、フリップ・チップ・ボンディングを利用した場合、ボンディング・パッド２１はリード１３の反対面に電気結合される。
【００１０】
電気結合段階の次に、封入材料またはパッケージング材料１７が基板１１およびリードフレーム１２の周りに設けられる。材料１７は、デバイス２０およびワイヤ・ボンド２２を湿気，腐食，汚染，物理的衝撃などから保護するために用いられる。材料１７は、特にリードフレーム１２がセラミック基板からなる場合に、プラスティック・カバーまたは金属蓋でもよいが、材料１７は好ましくは高圧のトランスファ成形材料などである。好適な実施例では、フラグ１４とリード１３の同一面性はパッケージング工程でも維持される。
【００１１】
材料１７は、材料１７がフラグ１４の穴１５を覆わないように、穴または開口部２３を有して形成される。従って、穴１５は、パッケージング工程後も露出されたままである。開口部２３および穴１５は、デバイス２０が温度，化学作用，圧力などについて外界を検出することを可能にする。
【００１２】
次に、任意のキャップまたはカバー１８を穴１５の上に実質的に配置し、材料１７に接着できる。一例として、カバー１８は、デバイス２０が化学センサである場合には、フィルタからなってもよい。別の例では、カバー１８は、デバイス２０が圧力センサまたは温度センサである場合には、ポートからなってもよい。この例の代替例として、カバー１８は、パッケージング工程の前、あるいは基板１１をリードフレーム１２に接着する前に、基板１１の反対のフラグ１４の表面に接着できる。これらの代替実施例でも、材料１７はデバイス２０を外界に晒すための開口部２３を有する。
【００１３】
図１では図示しないが、素子１０のリード１３は典型的な構成で実質的に曲げられる。好ましくは、リード１３は、素子１０が回路板に実装されるときに、デバイス２０，穴１５および開口部２３が回路板ではなく外界方向を向くように、カバー１８から離して曲げられる。このように、リード１３は、素子１０が表面実装デバイスとなるように、曲げられて、パッケージング材料１７に近接して形成できる。
【００１４】
素子１０について、多くの代替実施例が存在する。一代替実施例では、フラグ１４が十分大きければ、第２電子基板（図示せず）をフラグ１４上に実装して、パッケージング材料１７内に封入できる。この代替実施例では、第２電子基板は、基板１１が実装されたフラグ１４と同じ面または反対面に実装してもよい。第２電子基板がフラグ１４の反対面に実装される場合、第２素子は上記の理由によりフラグ１４の穴１５を覆ってはならない。この例では、第２電子基板は、デバイス２０に電気結合された集積回路を含むことができ、センサまたはデバイス２０の機能または精度を向上させるために利用できる。この実施例では、第２電子基板のボンディング・パッドは、集積回路をデバイス２０に電気結合するためにワイヤ・ボンドを利用する場合には、基板１１から離れて対向できる。あるいは、第２電子基板のボンディング・パッドは、第２電子基板がフリップ・チップ基板である場合には、基板１１の方向に対向できる。
【００１５】
別の代替実施例として、第２電子基板（図示せず）をリードフレーム１２の第２フラグ（図示せず）の上に実装できる。さらに別の図示しない代替実施例では、複数の電子基板を支持するためにフラグレス・リードフレーム(flagless leadframe)を利用することを含む。さらに、素子１０において第３，第４または他の追加電子基板を基板１１とともにパッケージングする場合に、前記の代替実施例のさまざまな組み合わせも利用できる。
【００１６】
従って、改善されたパッケージング半導体素子が提供され、従来技術の欠点を克服する。この半導体素子の製造プロセスは、半導体素子のマイクロマシン部分を保護するために個別のキャップ用チップを必要としないので、低コストで、複雑でない。
【図面の簡単な説明】
【図１】本発明による半導体素子の実施例の断面図である。
【符号の説明】
１０ 電子素子または半導体素子
１１ 電子チップまたは基板
１２ リードフレーム
１３ リード
１４ フラグ
１５ 開口部または穴
１６ 接着部
１７ 封入またはパッケージング材料
１８ キャップまたはカバー
１９ キャビティ
２０ 電子デバイス
２１ ボンディング・パッド
２２ ワイヤ・ボンド
２３ 穴または開口部

Claims (1)

  1. 半導体素子を製造する方法であって：
    穴（１５）およびリード（１３）を具備するフラグ（１４）を有するリードフレーム（１２）を準備する段階；
    周辺部に位置するパッドを有する電子チップ（１１）を準備し該電子チップ（１１）を前記フラグ（１４）上に配置する段階であって、前記電子チップは前記穴を覆い、かつ前記チップのパッドは前記フラグの方向を向く、段階；および
    前記電子チップ（１１）および前記リードフレーム（１２）の周りにパッケージング材料（１７）を配置する段階であって、前記フラグの穴は前記パッケージング材料を配置する段階の後にも露出されており、かつ前記リード（１３）は前記半導体素子が回路板に実装される時に、前記穴が回路板ではなく外界方向を向くように曲げられる、段階；
    を具備することを特徴とする半導体素子を製造する方法。
JP23009598A 1997-08-01 1998-07-30 半導体素子を製造する方法 Expired - Lifetime JP4326609B2 (ja)

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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5798556A (en) * 1996-03-25 1998-08-25 Motorola, Inc. Sensor and method of fabrication
TW330337B (en) * 1997-05-23 1998-04-21 Siliconware Precision Industries Co Ltd Semiconductor package with detached die pad
DE19728281C1 (de) * 1997-07-02 1998-10-29 Siemens Ag Zwei-Chip-Leistungs-IC mit verbessertem Kurzschlußverhalten
DE19839123C1 (de) * 1998-08-27 1999-11-04 Siemens Ag Mikromechanische Struktur
SG111092A1 (en) 2002-11-15 2005-05-30 St Microelectronics Pte Ltd Semiconductor device package and method of manufacture
US7571647B2 (en) * 2005-08-30 2009-08-11 Oki Semiconductor Co., Ltd. Package structure for an acceleration sensor
EP2015046A1 (en) * 2007-06-06 2009-01-14 Infineon Technologies SensoNor AS Vacuum Sensor
US20130192338A1 (en) * 2012-01-26 2013-08-01 Felix Mayer Portable electronic device
US9772317B2 (en) 2012-07-26 2017-09-26 Sensirion Ag Method for operating a portable electronic device
US9899290B2 (en) * 2016-03-23 2018-02-20 Nxp Usa, Inc. Methods for manufacturing a packaged device with an extended structure for forming an opening in the encapsulant

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6297418A (ja) * 1985-10-23 1987-05-06 Clarion Co Ltd 弾性表面波装置のパツケ−ジ方法
US4942454A (en) * 1987-08-05 1990-07-17 Mitsubishi Denki Kabushiki Kaisha Resin sealed semiconductor device
US5570454A (en) * 1994-06-09 1996-10-29 Hughes Electronics Method for processing speech signals as block floating point numbers in a CELP-based coder using a fixed point processor
US5553014A (en) * 1994-10-31 1996-09-03 Lucent Technologies Inc. Adaptive finite impulse response filtering method and apparatus
US6323550B1 (en) * 1995-06-06 2001-11-27 Analog Devices, Inc. Package for sealing an integrated circuit die
US5907497A (en) * 1995-12-28 1999-05-25 Lucent Technologies Inc. Update block for an adaptive equalizer filter configuration

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