JPS6038842A - ピングリッドアレイ型半導体パッケージ - Google Patents
ピングリッドアレイ型半導体パッケージInfo
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- JPS6038842A JPS6038842A JP14632483A JP14632483A JPS6038842A JP S6038842 A JPS6038842 A JP S6038842A JP 14632483 A JP14632483 A JP 14632483A JP 14632483 A JP14632483 A JP 14632483A JP S6038842 A JPS6038842 A JP S6038842A
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- substrate
- glass
- connector wires
- semiconductor
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
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- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、半導体装置に関し、特に高信頼性でかつ安価
な半導体装置に関する。
な半導体装置に関する。
１ｊ体パッケージにおいて半導体チップ（ベレット）を
樹脂（プラスチックス）封止することが行われている。
樹脂（プラスチックス）封止することが行われている。
本発明者の検討によればこの方式によシレジンモールド
をする場合、半導体素子に応力がかかったシ、金型から
の力［Ｌ型性の良いプラスチックスが使用される結果、
逆に半導体素子との接着性を低下させ、当該素子との界
面で剥離を起こしたシ、また耐湿性に問題を生じ水分の
侵入を許したシするなど各種問題を生じる。
をする場合、半導体素子に応力がかかったシ、金型から
の力［Ｌ型性の良いプラスチックスが使用される結果、
逆に半導体素子との接着性を低下させ、当該素子との界
面で剥離を起こしたシ、また耐湿性に問題を生じ水分の
侵入を許したシするなど各種問題を生じる。
一方、半導体パッケージにおいて、半導体素子を搭載す
るベースにセラミック基板を使用し、該基板にピンを立
設するいわゆるピングリットアレイ型パッケージがあり
、セラミック基板に半導体素子を実装レバーメチツクシ
ールすることも行われている（雑誌Ｓｅｍ１ｃｏｎｄｕ
ｃｔｏｒ Ｗｏｒｌｄ ｌ ９８２年１１月号Ｐ３３）
。
るベースにセラミック基板を使用し、該基板にピンを立
設するいわゆるピングリットアレイ型パッケージがあり
、セラミック基板に半導体素子を実装レバーメチツクシ
ールすることも行われている（雑誌Ｓｅｍ１ｃｏｎｄｕ
ｃｔｏｒ Ｗｏｒｌｄ ｌ ９８２年１１月号Ｐ３３）
。
しかし、セラミック基板は高価であるなどの問題がラシ
、コストの安い基板を使用して、しかも多ビン化を達成
できることが望まれていた。
、コストの安い基板を使用して、しかも多ビン化を達成
できることが望まれていた。
本発明は、半導体素子に応力がかがらず当該素子との接
合性が良く、耐湿性に優れた封止を達成した半導体パッ
ケージを提供することを目的とする。
合性が良く、耐湿性に優れた封止を達成した半導体パッ
ケージを提供することを目的とする。
また、本発明はコストの安い基板にょシ、多ピン化を達
成した半導体パッケージを提供することを目的とする。
成した半導体パッケージを提供することを目的とする。
さらに、本発明は実装基板への実装が容易であシ、実装
基板との熱膨張係数差による熱応力のがからない半導体
パッケージを提供することを目的とする。
基板との熱膨張係数差による熱応力のがからない半導体
パッケージを提供することを目的とする。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば次のとおシである。
を簡単に説明すれば次のとおシである。
すなわち、シリコーン系シーリング剤ゾルを熱によりゲ
ル化させて、当該ゲルにょシ半導体素子およびコネクタ
ワイヤを制止することにより、半導体素子に応力がかか
らず当該素子との接合性が良く耐湿性に優れた封止をす
るとともに、このゲルを機械的に保護するためにギャッ
プを冠着することによって、コストが安く製造できる半
導体装置を提供することができる。
ル化させて、当該ゲルにょシ半導体素子およびコネクタ
ワイヤを制止することにより、半導体素子に応力がかか
らず当該素子との接合性が良く耐湿性に優れた封止をす
るとともに、このゲルを機械的に保護するためにギャッ
プを冠着することによって、コストが安く製造できる半
導体装置を提供することができる。
〔実施例１〕
第１図は本発明の半導体装置の断面図でらシ、同図にて
、１は半導体素子（半導体チップ）で、例えばシリコン
単結晶基板から成る。周知の技術によって、この半導体
チップ内には多数の回路素子が形成され、回路機能を与
えている。回路素子は、例えばＣＭ ＯＳ （Ｃｏｍｐ
ｌｅｍｅｎｔａｒｙＭｅｔａｌ ＯｘｉｄｅＳｅｍｉｃ
ｏｎｄｕｃｔｏｒ） ｇｔ成かち成り、これらの回路素
子によって、例えば論理回路あるいはメモリの回路機能
が形成されている。この半導体チップｌは、ガラス・エ
ポキシ基板２に、接合材料例えばエポキシ系樹脂接着剤
３で接合されている。基板としては、ガラス・ポリイミ
ド基板又はガラス・フルオロカーボン基板等を用いるこ
ともできる。
、１は半導体素子（半導体チップ）で、例えばシリコン
単結晶基板から成る。周知の技術によって、この半導体
チップ内には多数の回路素子が形成され、回路機能を与
えている。回路素子は、例えばＣＭ ＯＳ （Ｃｏｍｐ
ｌｅｍｅｎｔａｒｙＭｅｔａｌ ＯｘｉｄｅＳｅｍｉｃ
ｏｎｄｕｃｔｏｒ） ｇｔ成かち成り、これらの回路素
子によって、例えば論理回路あるいはメモリの回路機能
が形成されている。この半導体チップｌは、ガラス・エ
ポキシ基板２に、接合材料例えばエポキシ系樹脂接着剤
３で接合されている。基板としては、ガラス・ポリイミ
ド基板又はガラス・フルオロカーボン基板等を用いるこ
ともできる。
半導体チップ１はそれに設けられた多くのボンディング
バット（図示せず）を介して、コネクタワイヤ例えばＡ
ｔ線４によって半導体チップ内の配線を外部へ引き出し
ている。ガラス・エポキシ基板には、マスク蒸着あるい
はプリント配線などによジメタライズ層例えばＡｔ配線
層５が形成され、半導体チップｌの配線端部がこの配線
層５とボンディングされ電気的に接続される。さらに、
このメタライズ層５はガラス・エポキシ基板２に貫通す
るように設けたスルーホール６を介して外部ビン７に電
気的に接続される。このビン７は、ガラス・エポキシ基
板２に、融点の高い半田例えば５ｎ−Ｐｂ半田８によシ
、多数立設する。そして。
バット（図示せず）を介して、コネクタワイヤ例えばＡ
ｔ線４によって半導体チップ内の配線を外部へ引き出し
ている。ガラス・エポキシ基板には、マスク蒸着あるい
はプリント配線などによジメタライズ層例えばＡｔ配線
層５が形成され、半導体チップｌの配線端部がこの配線
層５とボンディングされ電気的に接続される。さらに、
このメタライズ層５はガラス・エポキシ基板２に貫通す
るように設けたスルーホール６を介して外部ビン７に電
気的に接続される。このビン７は、ガラス・エポキシ基
板２に、融点の高い半田例えば５ｎ−Ｐｂ半田８によシ
、多数立設する。そして。
半導体素子１をコネクタワイヤ４とともに、シリコーン
系のシーリング剤９によシ封止する。このシリコーン系
のシーリング剤（以下チップコート材料という）は、通
常はゾルの状態にある。このゾルをボッティングして半
導体素子１およびコネクタワイヤ４を覆う際に、ゾルの
流れ止めにダムｌＯを使用する。ダム１０としてはガラ
ス・エポキシ材料等基板と同一材料を用いればよい。ダ
ム１０によシその流動が抑止された上記ゾルを加熱する
と、このゾルはゲル化する。この際、半導体素子１にか
かる応力は少なくて済み、また半導体素子およびコネク
タワイヤとの接合性が良く、さらに、耐湿性に優れた封
止が行われる。この刺止に使用されるチップコート材料
としては、例えば信越化学工業■社製ＫＪＲ９ｏｘｏが
代表例として拳げられる。
系のシーリング剤９によシ封止する。このシリコーン系
のシーリング剤（以下チップコート材料という）は、通
常はゾルの状態にある。このゾルをボッティングして半
導体素子１およびコネクタワイヤ４を覆う際に、ゾルの
流れ止めにダムｌＯを使用する。ダム１０としてはガラ
ス・エポキシ材料等基板と同一材料を用いればよい。ダ
ム１０によシその流動が抑止された上記ゾルを加熱する
と、このゾルはゲル化する。この際、半導体素子１にか
かる応力は少なくて済み、また半導体素子およびコネク
タワイヤとの接合性が良く、さらに、耐湿性に優れた封
止が行われる。この刺止に使用されるチップコート材料
としては、例えば信越化学工業■社製ＫＪＲ９ｏｘｏが
代表例として拳げられる。
また、第１図にて、１１はキャップであシ、例えばガラ
ス・エポキシ基板２と同一熱膨張率となるように同一材
料すなわちガラス・エポキシよりなるキャップを使用す
ることが好ましい。上記ゲルによシ確実な気密封止が行
わＪしるので、このキャップ１１は特に気密封止を意図
したものではない。もちろん、気密封止としてもさしつ
かえない。
ス・エポキシ基板２と同一熱膨張率となるように同一材
料すなわちガラス・エポキシよりなるキャップを使用す
ることが好ましい。上記ゲルによシ確実な気密封止が行
わＪしるので、このキャップ１１は特に気密封止を意図
したものではない。もちろん、気密封止としてもさしつ
かえない。
ただ、上記ゲルは耐湿性に富むが、膨潤に似た状態にあ
るので、コネクタワイヤ４や半導体素子１を外的環境か
ら機械的に保護する必要上、キャップを、少なくともゲ
ル封止部分に冠着している。
るので、コネクタワイヤ４や半導体素子１を外的環境か
ら機械的に保護する必要上、キャップを、少なくともゲ
ル封止部分に冠着している。
したがって、ハーメチックシールのごとき鉛ガラスなど
による気密封止を必要とせず、第１図に示すように、キ
ャップ１１とガラス・エポキシ基板２とを、単に、エポ
キシ系樹脂接着剤１２等を用いて接合しておけばよく、
キャップ１１をガラス・エポキシ基板２に嵌合して冠着
してもよい。
による気密封止を必要とせず、第１図に示すように、キ
ャップ１１とガラス・エポキシ基板２とを、単に、エポ
キシ系樹脂接着剤１２等を用いて接合しておけばよく、
キャップ１１をガラス・エポキシ基板２に嵌合して冠着
してもよい。
第２図は第１図のキャップを取去った状態の半導体装置
の平面図であυ、第１図と同じ符号を付した部分の機能
は同一でアシその説明を省略するが、第２図にて、ガラ
ス・エポキシ基板２に符号７で示された部分は当該基板
２に多数立設されたピン７０頭部を表わしである。
の平面図であυ、第１図と同じ符号を付した部分の機能
は同一でアシその説明を省略するが、第２図にて、ガラ
ス・エポキシ基板２に符号７で示された部分は当該基板
２に多数立設されたピン７０頭部を表わしである。
〔実施例２〕
第３図は本発明の他の実施例を示し、この実施例はダム
を省略して半導体装置を構成してなる例を示す。すなわ
ち、ガラス・エポキシ基板２の溝部１３に半導体チップ
１を実施例１と同様にして固着し、コネクタワイヤ４に
より当該チップｌ内のポンディングパッドをメタライズ
層（図示せず）を経由してピン７に電気的に接続し、半
導体テップ１およびコネクタワイヤ４を包囲して実施例
１と同様のチップコート材料９で封止する。この際、ガ
ラス・エポキシ基板２０段差がダムの役目をするので、
ダムを必要とせずに封止が完了する。封止後、ガラス・
エポキシ基板２上に実施例１と同様にキャップ１１を固
着する。
を省略して半導体装置を構成してなる例を示す。すなわ
ち、ガラス・エポキシ基板２の溝部１３に半導体チップ
１を実施例１と同様にして固着し、コネクタワイヤ４に
より当該チップｌ内のポンディングパッドをメタライズ
層（図示せず）を経由してピン７に電気的に接続し、半
導体テップ１およびコネクタワイヤ４を包囲して実施例
１と同様のチップコート材料９で封止する。この際、ガ
ラス・エポキシ基板２０段差がダムの役目をするので、
ダムを必要とせずに封止が完了する。封止後、ガラス・
エポキシ基板２上に実施例１と同様にキャップ１１を固
着する。
〔実施例３〕
第４図は本発明のさらに他の実施例を示す。この実施例
はダム１０上にキャップ１１を載置してなる半導体装置
の例を示す。すなわち、ガラス・エポキシ基板２の四部
に半導体チップ１を実施例１と同様にして固着し、コネ
クタワイヤ４によりチップ１内のポンディングパッドと
基板表面上のメタライズ層（図示せず）を経由してピン
７に接続している。このワイヤ４とチップ１とを実施例
１と同様のチップコート材料９で封止する。基板表面上
に設けられたダム１０にキャップ１１をエポキシ樹脂等
を用いて固着している。これによシ封止された内部にガ
スが存在しないようにでき、信頼性を向上できる。
はダム１０上にキャップ１１を載置してなる半導体装置
の例を示す。すなわち、ガラス・エポキシ基板２の四部
に半導体チップ１を実施例１と同様にして固着し、コネ
クタワイヤ４によりチップ１内のポンディングパッドと
基板表面上のメタライズ層（図示せず）を経由してピン
７に接続している。このワイヤ４とチップ１とを実施例
１と同様のチップコート材料９で封止する。基板表面上
に設けられたダム１０にキャップ１１をエポキシ樹脂等
を用いて固着している。これによシ封止された内部にガ
スが存在しないようにでき、信頼性を向上できる。
シリコーン系チップコートゲルは半導体チップやコネク
タワイヤとの接合性が良く、剥離を生ぜず、湿気の侵入
を阻止し、水膜の形成を防止して極めて耐湿性に富み、
不純物イオンの影響を受けず、かつ樹脂封止の際にみら
れるような樹脂注入圧力によるワイヤ変形、チップおよ
びワイヤへの応力の付与などがみられず、高信頼度の半
導体パッケージを提供できる。
タワイヤとの接合性が良く、剥離を生ぜず、湿気の侵入
を阻止し、水膜の形成を防止して極めて耐湿性に富み、
不純物イオンの影響を受けず、かつ樹脂封止の際にみら
れるような樹脂注入圧力によるワイヤ変形、チップおよ
びワイヤへの応力の付与などがみられず、高信頼度の半
導体パッケージを提供できる。
また、安価なガラス・エポキシ基板、ガラス・ポリイミ
ド基板、ガラス・フルオロカーボン基板等を用いている
ので、従来のセラミックパッケージに比してコストを低
減できる。
ド基板、ガラス・フルオロカーボン基板等を用いている
ので、従来のセラミックパッケージに比してコストを低
減できる。
また、半導体装置が増々多ピン化するとき従来の構造で
はその微細化がプロセス上問題となると予想される。こ
れに対し、本発明は耐湿性の問題を上記のごとく解消し
得るとともに、コネクタワイヤなどにかかる応力負担を
軽減できるので、多ビン化に対し有効に対処できる。
はその微細化がプロセス上問題となると予想される。こ
れに対し、本発明は耐湿性の問題を上記のごとく解消し
得るとともに、コネクタワイヤなどにかかる応力負担を
軽減できるので、多ビン化に対し有効に対処できる。
さらに、本発明パッケージを実装基板に実装する場合、
ピンがガラス・エポキシ基板に立設されているので、実
装も容易であり、この場合実装基板がガラス・エポキシ
基−板であるときには両者の熱膨張係数差による応力が
かからないという利点もある。
ピンがガラス・エポキシ基板に立設されているので、実
装も容易であり、この場合実装基板がガラス・エポキシ
基−板であるときには両者の熱膨張係数差による応力が
かからないという利点もある。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で揮々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で揮々変更可
能であることはいうまでもない。
以上の説明では主として本発明者によってなされた発明
をその背景となった分野である半導体装置のパッケージ
技術について適用した場合について説明したが、電子部
品のパッケージ技術について適用しても差支えない。
をその背景となった分野である半導体装置のパッケージ
技術について適用した場合について説明したが、電子部
品のパッケージ技術について適用しても差支えない。
本発明パッケージは発熱の小さい、低消費電力の素子例
えば前記したＣＭＯ８用途に好適である。
えば前記したＣＭＯ８用途に好適である。
第１図は本発明の実施例を示す断面図、第２図はキャッ
プを取去った状態の本発明実施例を示す平面図、 第３図は本発明の他の実施例を示す断面図、第４図は本
発明の変形例を示す断面図である。 １・・・半尋体素子、２・・・ガラス・エポキシ基板、
３・・・接合材料、４・・・コネクタワイヤ、５・・・
配線層（メタライズ層）、６・・・スルーホール、７・
・・ピン、８・・・半田、９・・・シリコーン系ゲル、
ｌＯ・・・ダム、１１・・・キャップ、１２・・・接合
材料、１３・・・半導体素子搭載部 第 １ 図 第２図 第３図 第 ４１￥ｌ
プを取去った状態の本発明実施例を示す平面図、 第３図は本発明の他の実施例を示す断面図、第４図は本
発明の変形例を示す断面図である。 １・・・半尋体素子、２・・・ガラス・エポキシ基板、
３・・・接合材料、４・・・コネクタワイヤ、５・・・
配線層（メタライズ層）、６・・・スルーホール、７・
・・ピン、８・・・半田、９・・・シリコーン系ゲル、
ｌＯ・・・ダム、１１・・・キャップ、１２・・・接合
材料、１３・・・半導体素子搭載部 第 １ 図 第２図 第３図 第 ４１￥ｌ
Claims (1)
- １、ベースとして゛ガラス・エポキシ基板又はガラス会
ポリイミド基板又はガラス・フルオロカーボン基板を使
用し、少なくとも、尚該基板に取付けた半導体素子と当
該素子内の配線をその外部へ引出するコネクタ゛ワイヤ
との部分を、シリコーン系のシーリング剤であって加熱
することによシゲル化するクーリング剤で気密封止し、
当該気密封止の部分を穏うキャップを、前記シーリング
剤の流れ止めに使用するダムを介してまたは介さずに直
接前記ガラス・エポキシ基板又はガラス・ポリイミド基
板又はガラス・フルオロカーボン基板に冠着してなるこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14632483A JPS6038842A (ja) | 1983-08-12 | 1983-08-12 | ピングリッドアレイ型半導体パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14632483A JPS6038842A (ja) | 1983-08-12 | 1983-08-12 | ピングリッドアレイ型半導体パッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6038842A true JPS6038842A (ja) | 1985-02-28 |
| JPH0532907B2 JPH0532907B2 (ja) | 1993-05-18 |
Family
ID=15405092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14632483A Granted JPS6038842A (ja) | 1983-08-12 | 1983-08-12 | ピングリッドアレイ型半導体パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6038842A (ja) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS516868U (ja) * | 1974-06-29 | 1976-01-19 | ||
| JPS5420667U (ja) * | 1977-07-14 | 1979-02-09 | ||
| JPS56139253U (ja) * | 1980-03-19 | 1981-10-21 | ||
| JPS5724554A (en) * | 1980-07-22 | 1982-02-09 | Nec Corp | Semiconductor device |
| JPS57184239A (en) * | 1981-05-08 | 1982-11-12 | Nec Corp | Substrate for semiconductor device |
| JPS57210645A (en) * | 1981-06-19 | 1982-12-24 | Toshiba Corp | Hybrid integrated circuit module and manufacture thereof |
| JPS58159355A (ja) * | 1982-03-17 | 1983-09-21 | Nec Corp | 半導体装置の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5420667B2 (ja) * | 1973-12-30 | 1979-07-24 |
-
1983
- 1983-08-12 JP JP14632483A patent/JPS6038842A/ja active Granted
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS516868U (ja) * | 1974-06-29 | 1976-01-19 | ||
| JPS5420667U (ja) * | 1977-07-14 | 1979-02-09 | ||
| JPS56139253U (ja) * | 1980-03-19 | 1981-10-21 | ||
| JPS5724554A (en) * | 1980-07-22 | 1982-02-09 | Nec Corp | Semiconductor device |
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| JPS58159355A (ja) * | 1982-03-17 | 1983-09-21 | Nec Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0532907B2 (ja) | 1993-05-18 |
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