JPS5992558A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
- H01L27/0222—Charge pumping, substrate bias generation structures
-
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
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-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路装置に関し、特に基板バイアス
電圧発生回路を内蔵した半導体ＩＣチップの基板にこの
バイアス電圧を有効に加えることができる半導体集積回
路装置に関するものである。
電圧発生回路を内蔵した半導体ＩＣチップの基板にこの
バイアス電圧を有効に加えることができる半導体集積回
路装置に関するものである。
絶縁ゲート電界効果トランジスタ（以下ＭＩＳＦＥＴと
称する）で構成されたモノリシックＩＣにおいては、Ｍ
Ｉ ５ＦＥＴのソース領域、ドレイン領域と半導体基板
との間に形成されるｐｎ接合の容量を減少させ回路とし
ての動作速度を大きくさせるため、及びＭＩＳＦＥＴの
しきい値電圧を所望の値に制御するために、半導体基板
に対してｐｎ接合を逆バイアスさせるような極性の基板
バイアス電圧、例えば負の極性の基板バイアス電圧を加
えることが行なわれる。
称する）で構成されたモノリシックＩＣにおいては、Ｍ
Ｉ ５ＦＥＴのソース領域、ドレイン領域と半導体基板
との間に形成されるｐｎ接合の容量を減少させ回路とし
ての動作速度を大きくさせるため、及びＭＩＳＦＥＴの
しきい値電圧を所望の値に制御するために、半導体基板
に対してｐｎ接合を逆バイアスさせるような極性の基板
バイアス電圧、例えば負の極性の基板バイアス電圧を加
えることが行なわれる。
このため、第１図に示すように半動体チップ１の一部に
１例えば発振回路と整流回路とから構成した基板バイア
ス電圧発生回路２を形成すると共に、チップ１の表面周
辺部に素子パターンを包囲するガードリンク３を設け、
基板バイアス電圧発生回路２から発生された基板バイア
ス電圧をこのガードリンク３を通してチップ基板４に加
えるように構成している。しかしながら、この構成では
ガードリング３近傍では基板バイアス電圧が有効に加え
られることになるが、チップ中心部では基板の抵抗（シ
リコンの持つ抵抗）のため電圧降下が生じ、基板バイア
ス電圧の効果が不充なものになるという問題がある。
１例えば発振回路と整流回路とから構成した基板バイア
ス電圧発生回路２を形成すると共に、チップ１の表面周
辺部に素子パターンを包囲するガードリンク３を設け、
基板バイアス電圧発生回路２から発生された基板バイア
ス電圧をこのガードリンク３を通してチップ基板４に加
えるように構成している。しかしながら、この構成では
ガードリング３近傍では基板バイアス電圧が有効に加え
られることになるが、チップ中心部では基板の抵抗（シ
リコンの持つ抵抗）のため電圧降下が生じ、基板バイア
ス電圧の効果が不充なものになるという問題がある。
したがって本発明の目的はチップの周辺部から中心部に
到るチップ全域にわたって基板バイアス電圧な略等しく
加え、これによりチップ全域において基板バイアス電圧
効果を発揮することのできる半導体集積回路装置を提供
することにある。
到るチップ全域にわたって基板バイアス電圧な略等しく
加え、これによりチップ全域において基板バイアス電圧
効果を発揮することのできる半導体集積回路装置を提供
することにある。
この目的を達成するために本発明はチップ表面周辺部の
ガードリングおよびチップの裏面に夫々基板バイアス電
圧を印加し、これによりチップパターンの全域にわたっ
て略等しく基板バイアス電圧を印加するものである。
ガードリングおよびチップの裏面に夫々基板バイアス電
圧を印加し、これによりチップパターンの全域にわたっ
て略等しく基板バイアス電圧を印加するものである。
以下本発明を図示の実施例によシ説明する。
第２図は本発明の半導体集積回路装置の一部破断斜視図
であり、特にレジンそ一ルド型のパッケージを備えた装
置で例示しである。図において、半導体チップ１０はそ
の表面部位に所要の集積回路を形成しており、リードフ
レーム１１のタブ１２上に金属ペースト或いはＡｕ−８
ｉ共晶等によって固着している。これによって半導体チ
ップ１０をタブ１２に電気的に導通させている。また、
チップ１０に設けた複数個の電極パッド１３はＡｕ又は
ＡＡのワイヤ１４にて夫々インナリード１５に接続して
いる。そして、公知のモールド技術によってチップ１０
．タブ１２．ワイヤ１４等をレジン材にてそ−ルドし、
パッケージ１６を構成している。図中１７はタブ１２と
一体のタブリード、１８はインナリード１５と一体のア
ウタリードである。
であり、特にレジンそ一ルド型のパッケージを備えた装
置で例示しである。図において、半導体チップ１０はそ
の表面部位に所要の集積回路を形成しており、リードフ
レーム１１のタブ１２上に金属ペースト或いはＡｕ−８
ｉ共晶等によって固着している。これによって半導体チ
ップ１０をタブ１２に電気的に導通させている。また、
チップ１０に設けた複数個の電極パッド１３はＡｕ又は
ＡＡのワイヤ１４にて夫々インナリード１５に接続して
いる。そして、公知のモールド技術によってチップ１０
．タブ１２．ワイヤ１４等をレジン材にてそ−ルドし、
パッケージ１６を構成している。図中１７はタブ１２と
一体のタブリード、１８はインナリード１５と一体のア
ウタリードである。
前記半導体チップ１０は例えばメモリ素子として構成し
て訃り、その表面中央部にはデコーダ１９を、またこの
デコーダ１９を挾む両側の大部分にはメモリセル２０．
２０を形成している。そして、メモリセル２０．２０の
周囲には前記電極パッド１３を配列すると共に、更にそ
の外周位置にはチップ外周辺に沿って枠状にガードリン
ク２１を形成し、かつこのガードリンク２１の周方向一
部には基板バイアス電圧発生回路２２を形成している。
て訃り、その表面中央部にはデコーダ１９を、またこの
デコーダ１９を挾む両側の大部分にはメモリセル２０．
２０を形成している。そして、メモリセル２０．２０の
周囲には前記電極パッド１３を配列すると共に、更にそ
の外周位置にはチップ外周辺に沿って枠状にガードリン
ク２１を形成し、かつこのガードリンク２１の周方向一
部には基板バイアス電圧発生回路２２を形成している。
前記基板バイアス電圧発生回路２２は、第３図に示すよ
うに、発振回路２３と整流回路２４とを備え１発振回路
２３は奇数個のインバータ回路ＩＶ、ないしＩＶ、から
なるリング発振回路によって構成されている。また、整
流回路２４は１例えば出力線Ｌ１ とり、との間に接続
されたキャパシタＣＩ と、エンハンスメントモードの
ＮチャネルＭＩＳＦＥＴＱ＊およびＱ、とからなってい
る。
うに、発振回路２３と整流回路２４とを備え１発振回路
２３は奇数個のインバータ回路ＩＶ、ないしＩＶ、から
なるリング発振回路によって構成されている。また、整
流回路２４は１例えば出力線Ｌ１ とり、との間に接続
されたキャパシタＣＩ と、エンハンスメントモードの
ＮチャネルＭＩＳＦＥＴＱ＊およびＱ、とからなってい
る。
図中Ｇ、ＳおよびＤは夫々ＭＩ ５ＦＥＴのゲート。
ソースおよびドレインを表わしている。整流回路２４の
出力線■ＢＢは各ＭＩＳＦＥＴの共通の基体ゲートとし
ての半導体基板ＳＵＢに接続されておυ、一方Ｃ方線１
積回路の接地配線と半導体基板との間の配線容量、ソー
スが接地されたＭＩ ５ＦＥＴのソースと半導体基板と
の間のｐｎ接合容量などによって構成される半導体基板
ＳＵＢと接地点ＧＮＤとの間の容量である。
出力線■ＢＢは各ＭＩＳＦＥＴの共通の基体ゲートとし
ての半導体基板ＳＵＢに接続されておυ、一方Ｃ方線１
積回路の接地配線と半導体基板との間の配線容量、ソー
スが接地されたＭＩ ５ＦＥＴのソースと半導体基板と
の間のｐｎ接合容量などによって構成される半導体基板
ＳＵＢと接地点ＧＮＤとの間の容量である。
このように構成された基板バイアス電圧発生回路２２の
出力線ｖＢＢは、第４図に示すように、チップ１０に形
成したガードリンク２１に配線層２６を通して接続し、
ガードリンク２１を通してチップ１００周辺部に基本バ
イアス電圧を印加している。図中、２５はフィールド酸
化膜、２７は眉間絶縁層であシ、チップ１０の基板１０
ａをｐ型に。
出力線ｖＢＢは、第４図に示すように、チップ１０に形
成したガードリンク２１に配線層２６を通して接続し、
ガードリンク２１を通してチップ１００周辺部に基本バ
イアス電圧を印加している。図中、２５はフィールド酸
化膜、２７は眉間絶縁層であシ、チップ１０の基板１０
ａをｐ型に。
ガードリンク２１をｎ型に構成した例を示す。なお、第
４図は第３図中の切断線Ｘ−Ｘに沿った断面を示す図で
ある。
４図は第３図中の切断線Ｘ−Ｘに沿った断面を示す図で
ある。
一方、前記基板バイアス電圧発生回路２２の近傍のチッ
プ表面にはパッド２８を設け、このパッド２８には前記
出力線ｖＢＢ（またはガードリンク２１）を接続してい
る。そして、このパッド２８と前記タブ１２と一体のタ
ブリード１７とをワイヤ２９にて接続し、基板バイアス
電圧をタブ１２、即ちチップ（基板）１０の裏面全域に
加え得るようにしている。
プ表面にはパッド２８を設け、このパッド２８には前記
出力線ｖＢＢ（またはガードリンク２１）を接続してい
る。そして、このパッド２８と前記タブ１２と一体のタ
ブリード１７とをワイヤ２９にて接続し、基板バイアス
電圧をタブ１２、即ちチップ（基板）１０の裏面全域に
加え得るようにしている。
以上の構成によれば、基板バイアス発生回路では電源端
子ｖＤＤに供給される正の電源電圧によって発振回路２
３は発振動作をする。出力線り、に出力される発振信号
は、各インバータ回路工ｖｌ〜工ｖｌｌの遅延特性によ
って決った周波数となシ、はぼ接地電位のＯボルトとほ
ぼ電源端子ｖＤＤの電源電圧に達するレベル振幅を持つ
。発振回路２３の出力線り、がほぼ電源電圧の正電位で
あるとき。
子ｖＤＤに供給される正の電源電圧によって発振回路２
３は発振動作をする。出力線り、に出力される発振信号
は、各インバータ回路工ｖｌ〜工ｖｌｌの遅延特性によ
って決った周波数となシ、はぼ接地電位のＯボルトとほ
ぼ電源端子ｖＤＤの電源電圧に達するレベル振幅を持つ
。発振回路２３の出力線り、がほぼ電源電圧の正電位で
あるとき。
Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｔは、キャパシタＣＩを
介してそのドレインＤに正の電圧を受はオン状態となる
。
介してそのドレインＤに正の電圧を受はオン状態となる
。
キャパシタＣ１はほぼ出力線り、の正電位からＭＩＳＦ
ＥＴＱＩのしきい値電圧を引いた値まで充電される。出
力線り、の電位がほぼ０ボルトになると、線り、の電位
はキャパシタＣ１の充電電圧によって負電位とされる。
ＥＴＱＩのしきい値電圧を引いた値まで充電される。出
力線り、の電位がほぼ０ボルトになると、線り、の電位
はキャパシタＣ１の充電電圧によって負電位とされる。
線り、の負電位によってＭＩＳＦＥＴ（ｈがオン状態と
なる。その結果、線ｖＢＢに結合しているコンデンサＣ
Ｉは線Ｌ！の負電位によって充電されるようになる。発
振回路２３の発振信号の１周期に一回ずつ上記のような
充電が行なわれることにより、コンデンサＣ３には正の
電源電圧に対応した負の基板バイアス電圧が発生される
。
なる。その結果、線ｖＢＢに結合しているコンデンサＣ
Ｉは線Ｌ！の負電位によって充電されるようになる。発
振回路２３の発振信号の１周期に一回ずつ上記のような
充電が行なわれることにより、コンデンサＣ３には正の
電源電圧に対応した負の基板バイアス電圧が発生される
。
そしてこの基板バイアス電圧が出力線ｖＢＢからガード
リング２１およびタブ１２に供給され、これらから夫々
チップ１００周辺部、裏面に印加される。このため、第
５図囚に示すガードリンク２１によるチップ基板の基板
バイアス電圧ｖＢＢによる基板の実際の電位ｖｓｕｂ
と、同図（Ｂ）に示すタブ１２によるチップ基板の基板
バイアス電圧ｖＢＢによる基板の実際の電位ｖ８ｕｂと
が相乗することによシ、チップ基板全体の基板バイアス
電圧ｖＢＢによる実際の基板の電位ｖ８ｕｂの分布は同
図（Ｏのようになシ、チップ全域にわたって略等しい状
態となる。
リング２１およびタブ１２に供給され、これらから夫々
チップ１００周辺部、裏面に印加される。このため、第
５図囚に示すガードリンク２１によるチップ基板の基板
バイアス電圧ｖＢＢによる基板の実際の電位ｖｓｕｂ
と、同図（Ｂ）に示すタブ１２によるチップ基板の基板
バイアス電圧ｖＢＢによる基板の実際の電位ｖ８ｕｂと
が相乗することによシ、チップ基板全体の基板バイアス
電圧ｖＢＢによる実際の基板の電位ｖ８ｕｂの分布は同
図（Ｏのようになシ、チップ全域にわたって略等しい状
態となる。
即ち、ガードリンク２１のみでは同図囚のように基板抵
抗によって中心部の電位が高くなり、ｔたチップ裏面か
らの印加のみでは同図（Ｂ）のように基板の厚さ方向の
抵抗によって素子のされる基板表面部の電位が全体的に
高くされていたものが、本例のようにガードリング２１
とタブ１２の両方から基板バイアス電圧を印加すること
によって前述したような従来の電圧不均一の問題を解消
することができる。これによシ、チップの全域に渡って
その実際の電位ｖ８ｕｂを略基板バイアス電圧に等しく
でき、基板バイアス電圧の効果を十分に発揮させること
ができる。特に、チップが大サイズの場合や厚さの大き
い場合にその効果は著しい。
抗によって中心部の電位が高くなり、ｔたチップ裏面か
らの印加のみでは同図（Ｂ）のように基板の厚さ方向の
抵抗によって素子のされる基板表面部の電位が全体的に
高くされていたものが、本例のようにガードリング２１
とタブ１２の両方から基板バイアス電圧を印加すること
によって前述したような従来の電圧不均一の問題を解消
することができる。これによシ、チップの全域に渡って
その実際の電位ｖ８ｕｂを略基板バイアス電圧に等しく
でき、基板バイアス電圧の効果を十分に発揮させること
ができる。特に、チップが大サイズの場合や厚さの大き
い場合にその効果は著しい。
ここで、前記実施例は一例にすぎず、ガードリングの形
状や断面構造は適宜変更することができ、またセラミッ
クパッケージ型の半導体装置においてもタブの代りにセ
ラミックペースのメタライズ層を利用することにより同
様の効果を得ることができる。
状や断面構造は適宜変更することができ、またセラミッ
クパッケージ型の半導体装置においてもタブの代りにセ
ラミックペースのメタライズ層を利用することにより同
様の効果を得ることができる。
以上のように本発明の半導体集積回路装置によれば、チ
ップの周辺部に設けたガードリングと、チップの裏面全
域の夫々に基板バイアス電圧を印加しているので、チッ
プの周辺から中心にわたるチップ全域に略等しく基板バ
イアス電圧を印加することができるので、基板バイアス
電圧の効果をチップ全域において発揮することができる
という効果を奏する。
ップの周辺部に設けたガードリングと、チップの裏面全
域の夫々に基板バイアス電圧を印加しているので、チッ
プの周辺から中心にわたるチップ全域に略等しく基板バ
イアス電圧を印加することができるので、基板バイアス
電圧の効果をチップ全域において発揮することができる
という効果を奏する。
第１図は従来装置の平面図、
第２図は本発明装置の破断斜視図。
第３図は基板バイアス電圧発生回路の回路図。
第４図は第２図のＩＶ−ＩＶ線断面図。
第５図（４）〜（０は本発明の作用効果を説明するため
の電圧分布特性図である。 １０・・・チップ、１１・・・リードフレーム、１２・
・・タブ、１５・・・インナリード、１６・・・パッケ
ージ、１７・・・タブリード、１８・・・アウタリード
、２１・・・ガードリング、２２・・・基板バイアス電
圧発生回路。 ２８・・・パッド、２９・・・ワイヤ。 第 ５ 図 （Ｂ）
の電圧分布特性図である。 １０・・・チップ、１１・・・リードフレーム、１２・
・・タブ、１５・・・インナリード、１６・・・パッケ
ージ、１７・・・タブリード、１８・・・アウタリード
、２１・・・ガードリング、２２・・・基板バイアス電
圧発生回路。 ２８・・・パッド、２９・・・ワイヤ。 第 ５ 図 （Ｂ）
Claims (1)
- 【特許請求の範囲】 １、半導体集積回路を形成した半導体チップ内に基板バ
イアス電圧発生回路を構成すると共に、この回路から発
生される基板バイアス電圧を前記チップの周辺部に設け
たガードリングとチップ裏面とに夫々印加するように構
成したことを特徴とする半導体集積回路装置。 ２、チップをリードフレームのタブ上に固着し。 基板バイアス電圧をこのタブに供給してなる特許請求の
範囲第１項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20196082A JPS5992558A (ja) | 1982-11-19 | 1982-11-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20196082A JPS5992558A (ja) | 1982-11-19 | 1982-11-19 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5992558A true JPS5992558A (ja) | 1984-05-28 |
Family
ID=16449612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20196082A Pending JPS5992558A (ja) | 1982-11-19 | 1982-11-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5992558A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6720647B2 (en) | 2000-06-05 | 2004-04-13 | Nec Electronics Corporation | Semiconductor device and method of manufacturing the same |
-
1982
- 1982-11-19 JP JP20196082A patent/JPS5992558A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6720647B2 (en) | 2000-06-05 | 2004-04-13 | Nec Electronics Corporation | Semiconductor device and method of manufacturing the same |
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