JP2560364B2 - 半導体装置 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、過電圧保護機能を有する半導体装置に関す
るものである。
るものである。
第６図は従来の過電圧保護機能を有する半導体装置を
示す回路図である。図において50は、抵抗51とダイオー
ド52を並列に接続し、これにコンデンサ53を直列に接続
した過電圧保護機能を有する半導体装置である。この半
導体装置50は端子54と55を介して過電圧から保護しよう
とするスイツチング素子56に並列に接続されている。
示す回路図である。図において50は、抵抗51とダイオー
ド52を並列に接続し、これにコンデンサ53を直列に接続
した過電圧保護機能を有する半導体装置である。この半
導体装置50は端子54と55を介して過電圧から保護しよう
とするスイツチング素子56に並列に接続されている。
一般に高周波成分を含む過電圧がスイツチング素子56
の両端となる装置50の端子54と55との間に印加される
と、過電圧はダイオード52を介してコンデンサ53に達す
る。このとき過電圧は高周波成分を含んでいるのでコン
デンサ53が短絡状態となり、コンデンサ53の充電作用に
よつて過電圧エネルギーが吸収される。コンデンサ53に
充電された過電圧エネルギーはスイツチング素子56が導
通状態のとき抵抗器51を介して徐々に放電される。この
ように半導体装置50はスイツチング素子56に印加される
過電圧を吸収し、スイツチング素子56を保護する機能を
有している。
の両端となる装置50の端子54と55との間に印加される
と、過電圧はダイオード52を介してコンデンサ53に達す
る。このとき過電圧は高周波成分を含んでいるのでコン
デンサ53が短絡状態となり、コンデンサ53の充電作用に
よつて過電圧エネルギーが吸収される。コンデンサ53に
充電された過電圧エネルギーはスイツチング素子56が導
通状態のとき抵抗器51を介して徐々に放電される。この
ように半導体装置50はスイツチング素子56に印加される
過電圧を吸収し、スイツチング素子56を保護する機能を
有している。
従来の半導体装置50は、コンデンサ53で過電圧エネル
ギーの充放電を行う際、この過電圧エネルギーによつて
ダイオード52と抵抗51に大きな電力損失を生じていた。
ギーの充放電を行う際、この過電圧エネルギーによつて
ダイオード52と抵抗51に大きな電力損失を生じていた。
また、過電圧エネルギーの充電量を増すためには大容
量のコンデンサを必要としていた。
量のコンデンサを必要としていた。
さらに、スイツチング素子56のスイツチング周期より
もパルス幅の広い過電圧が半導体装置50に印加される
と、コンデンサ53に充電される過電圧エネルギーの充電
量に対してスイツチング素子56の導通時に放電される過
電圧エネルギーの放電量が不足し、コンデンサ53に充電
された過電圧エネルギーが飽和状態になつてしまうとい
う問題があつた。
もパルス幅の広い過電圧が半導体装置50に印加される
と、コンデンサ53に充電される過電圧エネルギーの充電
量に対してスイツチング素子56の導通時に放電される過
電圧エネルギーの放電量が不足し、コンデンサ53に充電
された過電圧エネルギーが飽和状態になつてしまうとい
う問題があつた。
本発明はこのような点に鑑みてなされたもので、その
目的とするところは半導体装置50が消費する電力損失を
少なくするとともに、パルス幅の広い過電圧でも動作す
る過電圧保護機能を有する半導体装置を実現することに
ある。
目的とするところは半導体装置50が消費する電力損失を
少なくするとともに、パルス幅の広い過電圧でも動作す
る過電圧保護機能を有する半導体装置を実現することに
ある。
上記の問題を解決するため本発明に係る半導体装置
は、エンハンストメント形の第１の電界効果トランジス
タと、第１の電界効果トランジスタのソースと自身のソ
ースおよびバックゲートとが接続し、第１の電界効果ト
ランジスタのドレインと自身のドレインとが接続してい
るエンハンストメント形の第２の電界効果トランジスタ
と、第２の電界効果トランジスタのドレインとゲート間
に接続された第１の抵抗器と、第２の電界効果トランジ
スタのソースおよびバックゲートとゲートとの間に接続
された第２の抵抗器とを同一基板上に備えている。
は、エンハンストメント形の第１の電界効果トランジス
タと、第１の電界効果トランジスタのソースと自身のソ
ースおよびバックゲートとが接続し、第１の電界効果ト
ランジスタのドレインと自身のドレインとが接続してい
るエンハンストメント形の第２の電界効果トランジスタ
と、第２の電界効果トランジスタのドレインとゲート間
に接続された第１の抵抗器と、第２の電界効果トランジ
スタのソースおよびバックゲートとゲートとの間に接続
された第２の抵抗器とを同一基板上に備えている。
本発明に係る半導体装置は、ソースとドレイン間に過
電圧が印加されるとこのソースとドレイン間が導通状態
となり、この導通状態によつてソースとドレイン間の過
電圧状態が解除されるとこのソースとドレイン間は非導
通状態となる。
電圧が印加されるとこのソースとドレイン間が導通状態
となり、この導通状態によつてソースとドレイン間の過
電圧状態が解除されるとこのソースとドレイン間は非導
通状態となる。
本発明に係る半導体装置の断面図を第１図に示す。こ
の例についてはＮチヤネルMOS FETについて説明する。
第２図は第１図の半導体装置の回路図である。第１図に
おいて、１はn+形半導体基板、２はn+形半導体基板１の
表面に形成されたn-形半導体層、3aはn-形半導体層２の
表面に形成された複数のｐ形半導体領域、同じく3bはｐ
形半導体領域、3cはｐ形半導体領域で形成したガードリ
ング、4aは各ｐ形半導体領域3a内に形成されたn+形半導
体領域、4bはn-形半導体層２に形成されたn+形半導体領
域、５はn-形半導体層２とn+形半導体領域4aとの間のチ
ヤネル形成領域、６はチヤネル形成領域５をおおうゲー
ト絶縁膜、７はゲート絶縁膜６上に形成されたゲート電
極、8aは各n+形半導体領域4aの表面の一部とｐ形半導体
領域3aを接続したソース電極、8bはゲート電極と接続さ
れているゲート配線電極、8c,8dはポリシリコンで形成
された抵抗器10,11に接続した抵抗器電極、９はソース
電極8aとゲート電極７とを絶縁する層間絶縁膜、12は半
導体装置表面を保護する保護絶縁膜、13はドレイン端
子、14はソース端子、15はゲート配線、16は各層によつ
て形成されたＥ形MOS FETである。
の例についてはＮチヤネルMOS FETについて説明する。
第２図は第１図の半導体装置の回路図である。第１図に
おいて、１はn+形半導体基板、２はn+形半導体基板１の
表面に形成されたn-形半導体層、3aはn-形半導体層２の
表面に形成された複数のｐ形半導体領域、同じく3bはｐ
形半導体領域、3cはｐ形半導体領域で形成したガードリ
ング、4aは各ｐ形半導体領域3a内に形成されたn+形半導
体領域、4bはn-形半導体層２に形成されたn+形半導体領
域、５はn-形半導体層２とn+形半導体領域4aとの間のチ
ヤネル形成領域、６はチヤネル形成領域５をおおうゲー
ト絶縁膜、７はゲート絶縁膜６上に形成されたゲート電
極、8aは各n+形半導体領域4aの表面の一部とｐ形半導体
領域3aを接続したソース電極、8bはゲート電極と接続さ
れているゲート配線電極、8c,8dはポリシリコンで形成
された抵抗器10,11に接続した抵抗器電極、９はソース
電極8aとゲート電極７とを絶縁する層間絶縁膜、12は半
導体装置表面を保護する保護絶縁膜、13はドレイン端
子、14はソース端子、15はゲート配線、16は各層によつ
て形成されたＥ形MOS FETである。
次に動作について第２図を用いて説明する。図におい
て、20は抵抗器10,11と、Ｅ形MOS FET16と、Ｅ形MOS FE
T16が有する等価容量21からなる本発明に係る半導体装
置である。半導体装置20はソース端子14とドレイン端子
13を介して過電圧から保護しようとするスイツチング素
子56に並列に接続されている。一般にＥ形MOS FETはゲ
ートがソースに対しＥ形MOS FETが持つしきい値電圧以
上の電位を持つときソースとドレイン間が導通すること
が知られている。さて、半導体装置20のソース端子14と
ドレイン端子13間に過電圧が印加されるとこの過電圧が
抵抗器10,11によつて分圧される。このとき、抵抗器10
に分圧された電圧がゲート配線15とソース端子14間に印
加され、この電圧がＥ形MOS FET16の持つしきい値電圧
を越えたときソース端子14とドレイン端子13が導通する
ことになる。そして、この導通によつてソース端子14と
ドレイン端子13間の過電圧状態が解除されると、ゲート
配線15とソース端子14間の抵抗器10によつて分圧された
電圧が前記しきい値電圧より小さくなりソース端子14と
ドレイン端子13間は非導通となる。従つて、過電圧がソ
ース端子14とドレイン端子13間に印加されたときゲート
配線15とソース端子14間の抵抗器10によつて分圧された
電圧が前記しきい値電圧を越えるように抵抗器10,11の
値を選定すれば、過電圧がソース端子14とドレイン端子
13間に印加されたときだけソース端子14とドレイン端子
13が導通し、半導体装置20にソース端子14とドレイン端
子13を介して並列に接続されているスイツチング素子56
を過電圧から保護することができる。
て、20は抵抗器10,11と、Ｅ形MOS FET16と、Ｅ形MOS FE
T16が有する等価容量21からなる本発明に係る半導体装
置である。半導体装置20はソース端子14とドレイン端子
13を介して過電圧から保護しようとするスイツチング素
子56に並列に接続されている。一般にＥ形MOS FETはゲ
ートがソースに対しＥ形MOS FETが持つしきい値電圧以
上の電位を持つときソースとドレイン間が導通すること
が知られている。さて、半導体装置20のソース端子14と
ドレイン端子13間に過電圧が印加されるとこの過電圧が
抵抗器10,11によつて分圧される。このとき、抵抗器10
に分圧された電圧がゲート配線15とソース端子14間に印
加され、この電圧がＥ形MOS FET16の持つしきい値電圧
を越えたときソース端子14とドレイン端子13が導通する
ことになる。そして、この導通によつてソース端子14と
ドレイン端子13間の過電圧状態が解除されると、ゲート
配線15とソース端子14間の抵抗器10によつて分圧された
電圧が前記しきい値電圧より小さくなりソース端子14と
ドレイン端子13間は非導通となる。従つて、過電圧がソ
ース端子14とドレイン端子13間に印加されたときゲート
配線15とソース端子14間の抵抗器10によつて分圧された
電圧が前記しきい値電圧を越えるように抵抗器10,11の
値を選定すれば、過電圧がソース端子14とドレイン端子
13間に印加されたときだけソース端子14とドレイン端子
13が導通し、半導体装置20にソース端子14とドレイン端
子13を介して並列に接続されているスイツチング素子56
を過電圧から保護することができる。
また、半導体装置20は、スイツチング素子56のスイツ
チング周期よりもパルス幅の広い過電圧がソース端子１
とドレイン端子13に印加されても、Ｅ形MOS FET16のス
イツチング動作でこの過電圧を通過させるため、スイツ
チング素子56のスイツチング周期に影響されることはな
い。Ｅ形MOS FET16のスイツチング動作よりも速い高周
波成分を含む過電圧がソース端子14とドレイン端子13に
印加された場合は、Ｅ形MOS FET16の持つ等価容量21に
よつてソース端子14とドレイン端子13が短絡される。従
つて、スイツチング素子56のスイツチング周期よりもパ
ルス幅の広い過電圧や、高周波成分を含む過電圧が印加
されても確実に動作することができる。また、前述のよ
うにＥ形MOS FET16のスイツチング動作で過電圧を通過
させるため過電圧印加時以外の電力損失は極めて小さく
なる優れた効果を具備している。
チング周期よりもパルス幅の広い過電圧がソース端子１
とドレイン端子13に印加されても、Ｅ形MOS FET16のス
イツチング動作でこの過電圧を通過させるため、スイツ
チング素子56のスイツチング周期に影響されることはな
い。Ｅ形MOS FET16のスイツチング動作よりも速い高周
波成分を含む過電圧がソース端子14とドレイン端子13に
印加された場合は、Ｅ形MOS FET16の持つ等価容量21に
よつてソース端子14とドレイン端子13が短絡される。従
つて、スイツチング素子56のスイツチング周期よりもパ
ルス幅の広い過電圧や、高周波成分を含む過電圧が印加
されても確実に動作することができる。また、前述のよ
うにＥ形MOS FET16のスイツチング動作で過電圧を通過
させるため過電圧印加時以外の電力損失は極めて小さく
なる優れた効果を具備している。
上記実施例では、ＮチヤネルＥ形MOS FETを用いた
が、第３図に示す半導体装置の断面図のようにＰチヤネ
ルＥ形MOS FETやIGBT（「アイソレーシヨン・ゲート・
バイポーラ・トランジスタ」図示せず）に適用すること
もできる。図において31はp+形半導体基板、32はp+形半
導体基板31の表面に形成されたp-形半導体層、33aはp-
形半導体層32の表面に形成された複数のｎ形半導体領
域、同じく33bはｎ形半導体領域、33cはｎ形半導体領域
で形成したガードリング、34aは各ｎ形半導体領域33a内
に形成されたp+形半導体領域、34bはp-形半導体層32に
形成されたp+形半導体領域、35はp-形半導体層32とp+形
半導体領域34aとの間のチヤネル形成領域である。
が、第３図に示す半導体装置の断面図のようにＰチヤネ
ルＥ形MOS FETやIGBT（「アイソレーシヨン・ゲート・
バイポーラ・トランジスタ」図示せず）に適用すること
もできる。図において31はp+形半導体基板、32はp+形半
導体基板31の表面に形成されたp-形半導体層、33aはp-
形半導体層32の表面に形成された複数のｎ形半導体領
域、同じく33bはｎ形半導体領域、33cはｎ形半導体領域
で形成したガードリング、34aは各ｎ形半導体領域33a内
に形成されたp+形半導体領域、34bはp-形半導体層32に
形成されたp+形半導体領域、35はp-形半導体層32とp+形
半導体領域34aとの間のチヤネル形成領域である。
なお、上記実施例では半導体装置20と過電圧から保護
しようとするスイツチング素子56が分離独立して接続さ
れているが、同一基板上に複数のＥ形MOS FETを設けそ
の中の一部のＥ形MOS FETを半導体装置20と同じ構成に
することによつて他のＥ形MOS FETを過電圧から保護す
ることができる。
しようとするスイツチング素子56が分離独立して接続さ
れているが、同一基板上に複数のＥ形MOS FETを設けそ
の中の一部のＥ形MOS FETを半導体装置20と同じ構成に
することによつて他のＥ形MOS FETを過電圧から保護す
ることができる。
第４図は本発明に係わる他の実施例を示す半導体装置
の断面図、第５図は第４図にあける半導体装置の回路図
である。第４図、第５図において第１図，第２図と同一
部又は相当部分には同一符号が付してある。第４図にお
いて、7aはＥ形MOS FET16を同一基板上に形成されたＥ
形MOS FET40のゲート電極、41はＥ形MOS FET40のゲート
端子である。
の断面図、第５図は第４図にあける半導体装置の回路図
である。第４図、第５図において第１図，第２図と同一
部又は相当部分には同一符号が付してある。第４図にお
いて、7aはＥ形MOS FET16を同一基板上に形成されたＥ
形MOS FET40のゲート電極、41はＥ形MOS FET40のゲート
端子である。
第５図において、半導体装置20はソース端子14とドレ
イン端子13を介してＥ形MOS FET40に並列に接続されて
いる。さて、半導体装置20のソース端子14とドレイン端
子13間に過電圧が印加されると前述した実施例と同様に
ソース端子14とドレイン端子13間が導通し、この導通に
よつて過電圧状態が解除されるとソース端子14とドレイ
ン端子13が非導通状態となる。従つて半導体装置20にソ
ース端子14とドレイン端子13を介して並列に接続されて
いるＥ形MOS FET40を過電圧から保護することができ
る。
イン端子13を介してＥ形MOS FET40に並列に接続されて
いる。さて、半導体装置20のソース端子14とドレイン端
子13間に過電圧が印加されると前述した実施例と同様に
ソース端子14とドレイン端子13間が導通し、この導通に
よつて過電圧状態が解除されるとソース端子14とドレイ
ン端子13が非導通状態となる。従つて半導体装置20にソ
ース端子14とドレイン端子13を介して並列に接続されて
いるＥ形MOS FET40を過電圧から保護することができ
る。
また、半導体装置20は、Ｅ形MOS FET40のスイツチン
グ周期よりもパルス幅の広い過電圧がソース端子14とド
レイン端子13に印加されたときＥ形MOS FET16がソース
端子14とドレイン端子14を導通状態にし、高周波成分を
含む過電圧がソース端子14とドレイン端子13に印加した
ときは等価容量21がソース端子14とドレイン端子13を導
通状態にする。従つて、Ｅ形MOS FET40のスイツチング
周期よりもパルス幅の広い過電圧や、高周波成分を含む
過電圧が印加されても確実に動作することができ、Ｅ形
MOS FET16のスイツチング動作で過電圧を通過させるた
め過電圧印加時以外の電力損失は極めて小さくすること
ができる。
グ周期よりもパルス幅の広い過電圧がソース端子14とド
レイン端子13に印加されたときＥ形MOS FET16がソース
端子14とドレイン端子14を導通状態にし、高周波成分を
含む過電圧がソース端子14とドレイン端子13に印加した
ときは等価容量21がソース端子14とドレイン端子13を導
通状態にする。従つて、Ｅ形MOS FET40のスイツチング
周期よりもパルス幅の広い過電圧や、高周波成分を含む
過電圧が印加されても確実に動作することができ、Ｅ形
MOS FET16のスイツチング動作で過電圧を通過させるた
め過電圧印加時以外の電力損失は極めて小さくすること
ができる。
さらに、同一基板上で半導体装置20とＥ形MOS FET40
を形成しているので装置全体を極めて小さく構成するこ
とができ、その構成も従来技術に比べ簡単になるなど顕
著な効果を有している。
を形成しているので装置全体を極めて小さく構成するこ
とができ、その構成も従来技術に比べ簡単になるなど顕
著な効果を有している。
以上のように本発明は、エンハンストメント形の第１
の電界効果トランジスタと、第１の電界効果トランジス
タのソースと自身のソースおよびバックゲートとが接続
し第１の電界効果トランジスタのドレインと自身のドレ
インとが接続しているエンハンストメント形の第２の電
界効果トランジスタと、第２の電界効果トランジスタの
ドレインとゲート間に接続された第１の抵抗器と、第２
の電界効果トランジスタのソースおよびバックゲートと
ゲートとの間に接続された第２の抵抗器とを同一基板上
に形成したので、半導体装置の構成が簡単になり、過電
圧印加時以外はきわめて小さな電力損失となる。また、
保護しようとするスイツチング素子のスイツチング周期
よりもパルス幅の広い過電圧や、高周波成分を含む過電
圧に対しても確実に動作することができるなど顕著な効
果が期待できる。
の電界効果トランジスタと、第１の電界効果トランジス
タのソースと自身のソースおよびバックゲートとが接続
し第１の電界効果トランジスタのドレインと自身のドレ
インとが接続しているエンハンストメント形の第２の電
界効果トランジスタと、第２の電界効果トランジスタの
ドレインとゲート間に接続された第１の抵抗器と、第２
の電界効果トランジスタのソースおよびバックゲートと
ゲートとの間に接続された第２の抵抗器とを同一基板上
に形成したので、半導体装置の構成が簡単になり、過電
圧印加時以外はきわめて小さな電力損失となる。また、
保護しようとするスイツチング素子のスイツチング周期
よりもパルス幅の広い過電圧や、高周波成分を含む過電
圧に対しても確実に動作することができるなど顕著な効
果が期待できる。
第１図は本発明に係わる一実施例を示す半導体装置の断
面図、第２図は、第１図に示した半導体装置の回路図、
第３図は本発明に係わるｐチヤネルエンハンスメント電
界効果トランジスタを用いた半導体装置の断面図、第４
図は本発明に係わる他の一実施例を示す半導体装置の断
面図、第５図は第４図に示した半導体装置の回路図、第
６図は従来の過電圧保護機能を有する半導体装置の回路
図である。 10,11……ポリシリコンで形成された抵抗器、13……ド
レイン端子、14……ソース端子、15……ゲート配線、16
……エンハンスメント形電界効果トランジスタ、21……
等価容量、56……スイツチング素子。
面図、第２図は、第１図に示した半導体装置の回路図、
第３図は本発明に係わるｐチヤネルエンハンスメント電
界効果トランジスタを用いた半導体装置の断面図、第４
図は本発明に係わる他の一実施例を示す半導体装置の断
面図、第５図は第４図に示した半導体装置の回路図、第
６図は従来の過電圧保護機能を有する半導体装置の回路
図である。 10,11……ポリシリコンで形成された抵抗器、13……ド
レイン端子、14……ソース端子、15……ゲート配線、16
……エンハンスメント形電界効果トランジスタ、21……
等価容量、56……スイツチング素子。
Claims (1)
- 【請求項１】エンハンストメント形の第１の電界効果ト
ランジスタと、 前記第１の電界効果トランジスタのソースと自身のソー
スおよびバックゲートとが接続し、前記第１の電界効果
トランジスタのドレインと自身のドレインとが接続して
いるエンハンストメント形の第２の電界効果トランジス
タと、 前記第２の電界効果トランジスタのドレインとゲート間
に接続された第１の抵抗器と、 前記第２の電界効果トランジスタのソースおよびバック
ゲートとゲートとの間に接続された第２の抵抗器と が同一基板上に形成されたことを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62326008A JP2560364B2 (ja) | 1987-12-23 | 1987-12-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62326008A JP2560364B2 (ja) | 1987-12-23 | 1987-12-23 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01168065A JPH01168065A (ja) | 1989-07-03 |
| JP2560364B2 true JP2560364B2 (ja) | 1996-12-04 |
Family
ID=18183063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62326008A Expired - Lifetime JP2560364B2 (ja) | 1987-12-23 | 1987-12-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2560364B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58178632A (ja) * | 1982-04-13 | 1983-10-19 | Nissan Motor Co Ltd | スイツチ回路 |
| JPS62114324A (ja) * | 1985-11-13 | 1987-05-26 | Omron Tateisi Electronics Co | 出力制御回路 |
-
1987
- 1987-12-23 JP JP62326008A patent/JP2560364B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01168065A (ja) | 1989-07-03 |
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| JPS622704B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080919 Year of fee payment: 12 |
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| EXPY | Cancellation because of completion of term | ||
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