JPS62114324A - 出力制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の分野） 本発明は、主として、アナログ的に変化する電源電圧を
基にして、電磁リレーやソリッドステートリレー（Ｓ　
Ｓ　Ｒ）などの被駆動素子を０Ｎ−ＯＦＦ制御する出力
制御回路に関する。

（従来技術とその問題点） 従来においては、電磁リレーやソリッドステートリレー
をアナログ的に変化する電ａ電圧で直接的にＯＮ・ＯＦ
Ｆ制御するように構成している。

しかしながら、このような構成を有する従来例には、次
のような問題点がある。

（イ）電磁リレーの場合、その動作電圧の付近において
、電源電圧が緩やかに上昇すると、電磁リレーの緩慢な
動作により溶着などの不具合が生じる。また、復帰電圧
付近において、電源電圧が緩やかに降下すると、電磁リ
レーの遮断速度が遅くなり（特に直流負荷の場合）、ア
ークの持続時間が長くなって電磁リレーに異常損耗が生
じるという問題がある。

（ロ）ソリッドステートリレーの場合、前記同様に１ｉ
′ｒＡ電圧が緩やかに上昇すると、ソリッドステートリ
レーを構成するフォトダイオードに十分な電流が流れな
いため、点弧が不十分となる。特に、モータなどの交流
誘導負荷の場合には、全位相でＯＮさせることができな
いため、交流誘導負荷が異常音を発し、場合によっては
、破壊に至ることがある。

（発明の目的） 本発明は、このような事情に鑑みてなされたものであっ
て、アナログ的に変化する電源電圧の上昇、降下が緩や
かなものであっても、電磁リレーやソリッドステートリ
レーなどの被駆動素子の動作をデジタル的（瞬間的）に
行えるようにして、前記のような問題点を解消すること
を目的とする。

（発明の構成と効果） 〔構成〕 本発明は、このような目的を達成するために、次のよう
な構成をとる。

即ら、本発明の出力制御回路は、 ｉｉｉ入力端子に接続され、電源電圧が所定値以上のと
きに導通する電源電圧検出素子と、このＴｉ源電圧検出
素子とともに非反転直流増幅回路を構成するもので、そ
の両端が被駆動素子に対する出力端子に接続されて、前
記電源電圧検出素子の導通時に遮断し、前記ＴＭ、Ｂ電
圧検出素子の遮断時に導通する出力制御用スイッチング
素子と、この出力制御用スイッチング素子と前記電源電
圧検出素子との間に接続された正帰還用インピーダンス
素子 とを備えたものである。

〔作用〕

この構成による作用は、次の通りである。

（ｉ）！１やかに上昇する電源電圧が前記の所定値より
も低いときには、非反転直流増幅回路における電源電圧
検出素子が遮断しているので、出力制御用スイッチング
素子が導通して実質的に短絡するため、被駆動素子への
出力が生じないか、生じたとしても被駆動素子の動作電
圧よりも低いため、被駆動素子は動作しない。

電源電圧がさらに上昇して前記の所定値以上となったと
き、電源電圧検出素子が導通し、出力制御用スイッチン
グ素子が遮断するため、被駆動素子に対してその動作電
圧よりも高い電圧が出力される。この場合、出力制御用
スイッチング素子と電源電圧検出素子との間に正帰還用
インピーダンス素子が接続されているため、電源電圧検
出素子の導通が瞬間的かつ安定的に行われ、従って、出
力制御用スイッチング素子の遮断も瞬間的かつ安定的に
行われる。即ち、被駆動素子に対する出力が瞬間的かつ
安定的（デジタル的）に行われる。

（１１）逆に、緩やかに降下する電源電圧が前記の所定
値以上のときには、電源電圧検出素子が導通しているの
で、出力制御用スイッチング素子は遮断しており、被駆
動素子に対する出力を継続する。

電源電圧がさらに降下して（ｉ）で電源電圧検出素子が
導通した電圧となっても、出力制御用スイッチング素子
と電源電圧検出素子との間に正帰還用インピーダンス素
子が接続されているため、電源電圧検出素子が検出する
電圧が前記の所定値までは降下しない。従って、電源電
圧検出素子の導通、出力制御用スイッチング素子の遮断
の状態、つまりは被駆動素子に対する出力状態が維持さ
れる。

さらに電源電圧が降下して前記の所定値よりも低くなっ
たとき、電源電圧検出素子が遮断し、出力制御用スイッ
チング素子が導通して実質的に短絡するため、被駆動素
子は不動作状態に復帰する。

この場合も、正帰還用インピーダンス素子の存在のため
に、電源電圧検出素子の遮断が瞬間的かつ安定的に行わ
れ、出力制御用スイッチング素子の導通も瞬間的かつ安
定的に行われる。即ち、被駆動素子に対する出力停止が
デジタル的に行われる。

また、電源電圧の上昇時において電源電圧検出素子が導
通ずる電源電圧値と、電源電圧の降下時において電源電
圧検出素子が遮断する電源電圧値との間に差（ヒステリ
シス）が存在するため、外来ノイズがあったり、交流を
整流平滑したものを電ｆＡ電圧とする場合など、電源電
圧に’Ｊ　ソブル電圧が重畳していても、前述した出力
制御用スイッチング素子のデジタル的な導通、遮断の動
作は維持される。

〔効果〕

以上のことから、本発明によれば、次のような効果が発
揮される。

（ａ）出力制御用スイッチング素子から電源電圧検出素
子に正帰還をかけているため、電源電圧検出素子の導通
・遮断、および出力制御用スイッチング素子の遮断・導
通が瞬間的かつ安定的に行われ、その結果、被駆動素子
に対する出力およびその停止をデジタル的に行うことが
できる。

（ｂ）前記正帰還があることから、電源電圧検出素子の
導通電圧と遮断電圧との間にヒステリシスが存在するこ
ととなり、その結果、リップル電圧が電源電圧に重畳し
ていたとしても、被駆動素子のデジタル的な動作、不動
作の制御を所期どおり正確に行うことができる。即ち、
被駆動素子の耐ノイズ性を向上することができる。

（ｅ）従って、被駆動素子が例えば１を磁リレーの場合
、電磁リレーの緩慢な動作による溶着やアークなどの不
具合を防止できる。また、被駆動素子がソリッドステー
トリレーの場合、例えば、ソリッドステートリレーを構
成するフォトダイオードに十分な電流を流してその点弧
を確実なものとすることができる。特に、モータなどの
交流Ｐ！負負荷場合には、全位相でオンさせることがで
き、異常音の発生や破壊を防止することができる。

（ｄ）アナログ入力をデジタル出力に変化するものにシ
ュミット回路があるが、このシュミット回路は、素子数
が多くて回路構成が複雑であり、ノイズが発生しやすい
上に、温度バランスの調整が困難である。これに対して
、本発明の構成によれば、シュミット回路よりも素子数
が少なくて回路構成が筒車であり、耐ノイズ性に優れ、
しかも温度バランスの調整が容易である。

（実施例の説明） 以下、本発明の実施例を図面に基づいて詳細に説明する
。

逼−底 第１図は本発明の一実施例に係る出力制御回路の回路図
である。

分圧用の抵抗器ＲＩ、Ｒ２の直列回路の両端が正負の電
源入力端子ａ、ｂに接続されており、抵抗器Ｒ１，Ｒ２
の接続点が電源電圧検出素子としての第１トランジスタ
Ｔ　ｒ　＋　のベースに接続されている。第１トランジ
スタＴｒ＋のエミッタは電源入力端子の負Ｊｉｂに接続
され、コレクタは抵抗器Ｒ３を介して電源入力端子の正
極ａに接続されている。

第１トランジスタＴｒ＋　のコレクタには、出力制御用
スイッチング素子としての第２トランジスタＴｒ、のベ
ースが接続され、そのエミッタは電源入力端子の負極す
に接続されているとともに、コレクタは電流制限素子と
しての抵抗器Ｒ５を介して電源入力端子の正極ａに接続
されている。

第２トランジスタＴｒ、は、第１トランジスタＴｒ、の
導通時に遮断し、第１トランジスタＴｒ。

の遮断時に導通ずるように構成されている。第１トラン
ジスタＴｒ１と第２トランジスタＴｒｔとが非反転直流
増幅回路Ａを構成している。

第２トランジスタＴｒ、のコレクタは出力端子の正極Ｃ
に接続され、エミッタは出力端子の負極ｄに接続されて
いる。この出力端子ｃ、ｄに、電磁リレーやソリッドス
テートリレーなどの被駆動素子Ｚが接続されている。

第２トランジスタＴｒ、のコレクタと第１トランジスタ
Ｔｒ、のベースとの間に正帰還用インピーダンス素子と
しての抵抗器Ｒ４が接続されている。

、　髪−血 次に、上記実施例の動作を、第２図に示すタイムチャー
トに基づいて説明する。

■　電源電圧Ｅ、、ｌが０〔ｖ〕からアナログ的に上昇
する場合（時刻ｔ０〜ｔ３） 電源電圧ＥＬｌｌがＯ（Ｖ）から緩やかに上昇する場合
に、電源電圧Ｅ　ｒ　ｎが非反転直流増幅回路Ａにおけ
る第１トランジスタＴｒ＋のベース・エミッタ間電圧ｍ
ｔ＋　　（＃０．６　（Ｖ）　）よりも低い時刻ｔ０〜
ｔ、の期間では、第１トランジスタＴｒ、および第２ト
ランジスタＴｒ、がともにＯＦＦしている。従って、第
１トランジスタＴｒ、のベース電圧ｅｌ　、第２トラン
ジスタＴｒ２のベース電圧ｅ２および出力端子ｃ、　　
ｄ間に現れる出力電圧Ｅ。ｕＬが次第に上昇する。しか
し、このときの出力電圧Ｅ　ｏ　ｕ　Ｌは被駆動素子Ｚ
を動作させる上で不足しているので、被駆動素子Ｚは動
作しない。

このとき、第１トランジスタＴｒ＋のベース電圧ｅ１は
、電源電圧Ｅ　Ｉ　ｎが抵抗器Ｒ１，Ｒ２，Ｒ４で分圧
されるため、 Ｒ１・Ｒ２＋Ｒ４・Ｒ１＋Ｒ２・Ｒ４ ・・・・・・・・・・・・・・・・・・（１）となる。

ただし、ニの式（１）は、途中の計算において省略があ
り、ＥｉＭ＃０．６　〔Ｖ）のときに成立する。

この分圧の結果、第１トランジスタＴｒＩのベース電圧
ｅ、の上昇率は、第２トランジスタＴｒ。

のベース電圧ｅ、の上昇率よりも小さい。

時刻ｔ、において、第２トランジスタＴｒ、のベース電
圧ｅ！がベース・エミッタ間電圧、！□に達すると、第
２トランジスタＴｒ２がＯＮＬ、出力端子ｃ、ｄ間を短
絡する。即ち、出力電圧Ｅ　ｏ　ｕ　Ｌは０　〔Ｖ〕と
なる。このとき、第１トランジスタＴｒ＋のベース電圧
ｅ１は、まだそのベース・エミッタ間電圧、、よりも低
いため、第１トランジスタＴｒ＋　はＯＦＦ状態を維持
している。

さらに電源電圧Ｅ４．．が上昇し、時刻ｔ２において、
第１トランジスタＴｒ＋　のベース電圧ｅ１がベース・
エミッタ間電圧、Ｉに達すると、第１トランジスタＴｒ
、がＯＮする。その結果、第２トランジスタＴｒ、のベ
ース電圧ｅ２がほぼ０〔Ｖ〕となり、第２トランジスタ
Ｔｒ、がＯＦＦする。

従って、被駆動素子Ｚに対する短絡が解除され、電源電
圧Ｅ１を、被駆動素子Ｚのインピーダンスと電流制限用
抵抗器Ｒ５のインピーダンスとで分圧した出力電圧Ｅ０
□が被駆動素子Ｚに印加され、被駆動素子Ｚが動作する
。

通常、トランジスタは、ＯＦＦからＯＮ（飽和Ｍ域）に
達する間に非飽和領域が存在するが、第２トランジスタ
Ｔｒ、のコレクタから第１トランジスタＴｒ、のベース
に正帰還用抵抗器Ｒ４を介して正帰還がかけられている
ため、電源電圧ＥＬｌｌの微増にもかかわらず、シュミ
ット回路のように第１トランジスタＴｒ、は、瞬間的か
つ安定的にＯＦＦ状態からＯＮになる。このため、第２
トランジスタＴｒｚもＯＮ状態から瞬間的かつ安定的に
ＯＦＦとなる。従って、第２トランジスタＴｒ。

のＯＮにより短絡されていた被駆動素子Ｚには、瞬間的
かつ安定的に出力電圧Ｅ　ｏ　ｕ　Ｌが印加される。

即ち、被駆動素子Ｚに対する出力がデジタル的に行われ
る。

このときの出力電圧Ｅ　ａｕｔが、被駆動素子Ｚを動作
させるのに十分な電圧となるように、抵抗器Ｒ１，Ｒ２
，Ｒ４，Ｒ５の抵抗値を決めであることはいうまでもな
い。

出力電圧Ｅ　ｏｕＬは、電源電圧Ｅ　ｉ　ｎが最大値に
達する時刻ｔ３まで電源電圧Ｅ　ｉ　ｎの上界に伴って
上昇する。時刻ｔ、〜Ｌ４の間は、電源電圧Ｅ、。が一
定であるため、出力電圧Ｅ。ｕＬ　も一定となる。

■　電源電圧Ｅ、、、が最大値からアナログ的に降下す
る場合（時刻ｔ４〜ｔｓ） 電源電圧Ｅｉ＋＋が緩やかに降下すると、これに伴って
出力電圧Ｅ　ｏ　ｕ　Ｌ　も降下する。

電源電圧Ｅｉが■で第１トランジスタＴｒ、がＯＮした
電圧と等しい電圧となった時刻り、においても、第１ト
ランジスタＴｒｌ　はＯＮ状態を維持する。即ち、正帰
還用抵抗器Ｒ４の存在のために、時刻ｔ、においでは、
第１トランジスタＴ　ｒ　＋のベース電圧ｅ１がベース
・エミッタ間電圧、。

よりも高い状態になっているためである。従って、破駆
動素子Ｚ←対する出力状態が維持される。

さらに電源電圧Ｅ　ｉ　ｎが降下して第１トランジスタ
ＴｒＩのベース’Ｒ圧ｅ＋がベース・エミッタ間な圧、
＋！１よりも低くなった時刻ｔ６において、第１トラン
ジスタＴｒ、がＯＦＦする。その結果、耶２トランジス
タＴｒ２のベース電圧ｅ２が瞬間？、Ｊかつ安定的にベ
ース・エミッタ間電圧、２よりも高くなり、第２トラン
ジスタＴｒ２がＯＮする。

芝って、出力端子ｃ、ｄ間が短絡され、被駆動素７−ｚ
に対する出力が停止されるため、被駆動素子Ｚは不動作
状態に復帰する。この場合も正帰還用抵抗器Ｒ４の存在
のために、被駆動素子Ｚに対する出力停止がデジタル的
に行われる。

また、電ｒＡ電圧Ｅｌｌ、の上昇時において第１トラン
ジスタＴｒ、がＯＮする電源電圧値と、′ｊｌ源電圧Ｅ
、、の降下時において第１トランジスタＴｒ。

がＯＦＦする電源電圧値との間に差（ヒステリシスｅ、
）が存在するため、外来ノイズがあったり、交流を整流
平滑したものを電源電圧Ｅｉとする場合など、電源電圧
Ｅ１．ｌにリップル電圧が重畳していても、前述した第
２トランジスタＴｒ２のデジタル的なＯＮ、ＯＦＦの動
作は保持される。従って、被駆動素子Ｚの耐ノイズ性が
高い。

さらに電源電圧Ｅ　ｔ　ｎが降下すると、時刻ｔ、にお
いて、第２トランジスタＴｒｚのベース電圧ｅ＝がベー
ス・エミッタ間電圧□２よりも低くなり、第２トランジ
スタＴｒ、もＯＦＦする。その結果、電源電圧Ｅ　ｉ　
ｎがＯ（Ｖ）になるまでの時刻も、〜（Ｓの期間におい
て、出力端子ｃ、ｄ間に低い出力電圧Ｅ。、、ｔが出力
されるが、この低い出力電圧Ｅｏｌｌｔは被駆動素子Ｚ
を動作させる上で不足しているので、被駆動素子Ｚは不
動作状態を維持する。

電流制限用抵抗器Ｒ５は、第２トランジスタＴ「２がＯ
Ｎのときに、第２トランジスタＴ　ｒ　ｚに流れる電流
を制限して第２トランジスタＴ　ｒ　ｚを保護するとと
もに、第２トランジスタＴｒ、がＯＦＦのときに、被駆
動素子Ｚに流れる電流を制限して被駆動素子Ｚを保護す
る。

なお、この電流制限用抵抗器Ｒ５に代えて、第３図（Ａ
）に示す定電流ダイオードＤ３、同図（Ｂ）に示すよう
なトランジスタＴｒ、とダイオードＤｔ、Ｄｓとツェナ
ーダイオードＺＤと抵抗器とからなる定電流回路、同図
（Ｃ）に示すような電界効果トランジスタＦＥＴと抵抗
器とからなる定電流回路、あるいは同図ＣＤ）に示すよ
うなトランジスタＴｒ、、Ｔｒｓ　と抵抗器とからなる
定電流回路などの電流制限素子あるいは電流制限回路を
用いてもよい。

本発明は、次のような構成のものも実施例として含む。

（１）第１図の実施例では、第１トランジスタＴｒ１お
よび第２トランジスタＴｒ、としてＮＰＮ型のものを用
いたが、これに代えてＰＮＰ型のトランジスタ、電界効
果トランジスタ、あるいはこれらの組み合わせとか、複
数の素子をダーリントン接続したものなどを用いてもよ
い。

（ＩＩ）第１図の実施例では、電源電圧検出素子として
第１トランジスタＴｒ、を用い、分圧用の抵抗器Ｒ１，
Ｒ２による分圧電圧ｅ、と第１トランジスタＴｒ、のベ
ース・エミッタ間電圧□、との大小比較で電源電圧を検
出しているが、このような構成に加えて、ツェナーダイ
オードなどの定電圧素子を組み合わせることにより、Ｏ
Ｎ、ＯＦＦ電圧を調整するように構成したものであって
もよい。

（Ｉ［Ｉ）第１図の実施例において、被駆動素子Ｚの温
度特性を補正するために、抵抗器Ｒ１，Ｒ２に適当な温
度係数のものを用いたり、これら抵抗器Ｒ１，Ｒ２と直
列あるいは並列にサーミスタやダイオードなどを接続し
て温度特性を補正してもよい。

（ＩＶ）第１図の実施例では、第２トランジスタＴｒ２
がＯＮした状態で被駆動素子Ｚを直接的に短絡している
が、これに代えて、第１図の端子ｅ。

１間に適当なインピーダンス素子を接続してもよい。こ
の場合、正帰還用抵抗器Ｒ４の一端は端子ｅ、ｆのいず
れに接続してもよい・ また、正帰還用抵抗器Ｒ４の他端は、第１図では抵抗器
Ｒ１，Ｒ２の接続点に接続されているが、抵抗器Ｒ１を
分割してその分割点に接続したり、抵抗器Ｒ２を分割し
てその接続点に接続してもよい、あるいは、（ＩＩ）で
述べた定電圧素子に接続してもよい。

なお、本発明の出力制御回路は、電磁リレー。

ソレノイド、ソリッドステートリレー、フォトダイオー
ドなどの駆動、−巻線キープリレーとコンデンサとの直
列回路の駆動（キープリレーをシングルスティプルタイ
プ（実公昭５２−４８７０２号公報参照）にするため）
とか、コンデンサおよび抵抗器からなり、充電を利用し
て計時するタイマ（第１図の抵抗器Ｒ２と並列にコンデ
ンサを接続したもの）の駆動などに使用することができ
る。

また、出力制御回路自体を被駆動素子Ｚとともに一体的
にパッケージ化してもよい。

【図面の簡単な説明】

第１図は本発明の一実施例に係る出力制御回路の回路図
、第２図はそのタイムチャート、第３図の（Ａ）〜（Ｄ
）は電源電圧検出素子としての別の素子ないし回路の構
成図である。 ａ・・・電源入力端子の正極 ｂ・・・電源入力端子の負極 ｃ、ｄ・・・出力端子 Ａ・・・非反転直流増幅回路 Ｔｒ、・・・第１トランジスタ（電源電圧検出素子）Ｔ
ｒｚ・・・第２トランジスタ（出力制御用スイッチング
素子） Ｒ４・・・正帰還用抵抗器（正帰還用インピーダンス素
子） Ｒ５・・・電流制限用抵抗器（電流制限素子）Ｚ・・・
被駆動素子 ａ・・電違入７１鳩キー正稀 ｂ・、・電邸魚入ｒＪ＠Ｉ）の傘待 ｃ、ｄ・・・工ｒＩ塙） Ａ・・−１Ｐ阜転ＩＩＬ三糺壇暢回鋒 ７ｊ、−１ｔ　ｌ−ランシ゛ヌｑ＜’ｅ署電ｇ！ｔ！）
）Ｔｒ２　−第２トランジス７（＄ハ臂ｊ勺叩用又イ１
子〉）１１シ）Ｒ４−・・正゛ノ弔還用瓜坑岨正フ苧還
用イ〉σ−ダンス業））Ｒ５−ｔ；ｒｔ１ｊｍｍ丁すり
’Ｌ＊（電流ＩＪＰ＆ｌ、与）２−−・ネ収！品１力（
１） 第　１　図 第３図 （Ａ）　　　　　（Ｂ）　　　　　（Ｃ）　　　　　　
（Ｄ）仁

Claims (2)

【特許請求の範囲】
1. （１）電源入力端子に接続され、電源電圧が所定値以上
   のときに導通する電源電圧検出素子と、この電源電圧検
   出素子とともに非反転直流増幅回路を構成するもので、
   その両端が被駆動素子に対する出力端子に接続されて、
   前記電源電圧検出素子の導通時に遮断し、前記電源電圧
   検出素子の遮断時に導通する出力制御用スイッチング素
   子と、この出力制御用スイッチング素子と前記電源電圧
   検出素子との間に接続された正帰還用インピーダンス素
   子 とを備えた出力制御回路。
2. （２）前記電源入力端子の正極と前記出力制御用スイッ
   チング素子の正極端子との間に電流制限素子が接続され
   ている特許請求の範囲第（１）項記載の出力制御回路。