JPS5988830A - 化合物半導体基板表面上にパッシベーション層を形成する方法 - Google Patents

化合物半導体基板表面上にパッシベーション層を形成する方法

Info

Publication number
JPS5988830A
JPS5988830A JP58146793A JP14679383A JPS5988830A JP S5988830 A JPS5988830 A JP S5988830A JP 58146793 A JP58146793 A JP 58146793A JP 14679383 A JP14679383 A JP 14679383A JP S5988830 A JPS5988830 A JP S5988830A
Authority
JP
Japan
Prior art keywords
layer
gaas
substrate
arsenic
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP58146793A
Other languages
English (en)
Other versions
JPH0218579B2 (ja
Inventor
ジヨン・ロ−レンス・フリ−オウフ
ト−マス・ネルソン・ジヤクソン
ピ−タ−・オ−ルハフエン
ジヨ−ジ・デ−ビツド・ベテイツト
ジエリ−・マツクフア−ソン・ウツド−ル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPS5988830A publication Critical patent/JPS5988830A/ja
Publication of JPH0218579B2 publication Critical patent/JPH0218579B2/ja
Granted legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/291Oxides or nitrides or carbides, e.g. ceramics, glass
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/298Semiconductor material, e.g. amorphous silicon
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157Partial encapsulation or coating
    • H01L23/3171Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明(は、半導体素子のために化合物半導体及びそれ
らの合金を用いる技術に係る。多元系化合物半導体結晶
材料は多くの利点を有しているが、その様な材料は製造
操作に於て特殊な配慮を必要とする。1つの大きな制約
は、更に処理されるべき化合物半導体結晶の表面上に形
成される酸化物が、θζに成る棟の処理操作が行われる
前に、除去されねばならないことである。材料が2種以
上の元素を含んでいるので、2独以上の酸化物が形成さ
れる可能性があり、成る酸化物は他の酸化物よりも除去
され難い。従って、他の処理操作と適合しない特殊な工
程又は高温を要する処理上の問題を生じる。
〔従来技術〕
既に空気にさらされている、例えばイll、化ガリウム
(GaAs )及び砒化ガリウム・アルミニウム(Ga
A4As )  等の化合物半導体及びそれらの合金の
清浄な、原子配列の整った表面を得るための従来の方法
は、熱的アニーリング、常温及び高温でのイオン衝撃及
びアニーリングの工程を含む。更に、J、 Vac、 
Sci、 Tech、 19 (2)、1981年8月
、第255頁及び第256頁に記載されている如く、分
子ビーム・エピタキシャル方法により超高真空状態に於
て形成されたGaAs、GaAAAsエピタキシャル層
の既に清浄化されている表面は、超高真空状態から空気
中に取出される前にA8で被覆されることにより保り隻
されている。
空気にさらされたタイプの表面を得るために、従来技術
による方法は後の処理のための清浄な表面を与えるが、
それらは概して、へ’+j密な位11ff又は基板から
の不純物の拡散若しくはデバイス回路のパターン化を妨
げること等の他の問題を生じる高い温度を用いる除去工
程を必要とする。
従って、本発明の目的は、非破壊的工程及び低温を用い
て容易に除去し得る、局HB的処理の可能な、酸化物の
ない、清浄且つ良好に配列された表向を生せしめるパッ
シベーション層ヲ有スる、空気にさらされ得る半導体光
面を与えることである。
〔発明のり既要〕
本発明は、一連の処理工程の中間に於て用いられるため
に最も揮発し易い元素の表面層を有する多元素化合物半
導体結晶より成る半導体構造体を含む。本’f+h明は
通常、デバイスがその上に配置され、空気中での取扱い
が可能であり、そして最も揮発し易い元素のj曽及びそ
の酸化m火除去する低温に於けるベーキングにより最も
揮発し易い元素の層上のすべての醸化物を除去すること
によって、更にエピタキシャル層を設ける如き操作のた
めに(6) 容易に処理される、少(とも1つの表面を有する結晶ウ
ェハの層を少くとも含んでいる。
説明し易(するために、本発明を成る特定の半導体及び
その揮発性元素について述べるが、本発明は、砒化イン
ジウム(InAs )、砒化ガリウム・インジウム(G
aInAs)及び砒化ガリウム・アルミニウム(GaA
AAs)の如き、他の半導体材料及び元素についても容
易に適用され得る。
砒化ガリウム(GaAs)の材料については、その最も
揮発し易い元素であるAs0層の必要な厚さは、次の処
理が行われる迄の環境条件の悪さ加減によって決定され
る。室温の空気中の如き通常の温度及び腐食性条件の下
では、10乃至500人の砒素層でよい。中間的半導体
構造体がGaAsである場合には、その構造体は、Ga
As結晶基板の少くとも後に処理される表面を、より揮
発し易い元素を食刻しない1:1のHCノ:HO混合物
又は他の溶液中に10乃至30分間浸漬し乍ら、Q、l
乃至0.5W/ cmの電力密度に於て1.8 eVよ
りも大きい光子エネルギを有する光に対してさく4) らずことによって形成され得る。
その帖呆得られた構造体が第1図に於て概略的に示され
ており、後の処理は表面2上に施される。
第1図に示されている本発明による構造体は、第2図に
示されている従来技術による構造体が層6に於て多元素
半導体の各元素の醸化物を含んでいる点で対比される。
第1図に於て、ウェハの如き、GaAs結晶基板1は、
後の処理のだめの表面2上に、砒素層6を有している。
砒素酸化物層5が砒素)@ろの表面4上に示されている
。上記基板が空気中で取扱われるとき、Jilt素敵化
物層5が形成される。層5は層6を酸化芥囲気に対して
さらすことによって形成され得る。
第1図の構造体は、GaAs基板が厳密でない環境条件
に於て貯蔵され、使用時には単に150乃至500℃程
度の温度でベーキングする低温工程を用いて容易に且つ
予測可能な状態でj曽5及び層3が除去され得る、中間
的半導体構造体である。
不発1y」は、特に基板の界面上に成長されたエピタキ
シャル層にデバイスが形成される場合に、それらのデバ
イスの製造に制約を与えていた問題を解決する。GaA
s基板上にGaAs、GaAAAs  等のエピタキシ
ャル層を、良好な光学的及び電気的特性を有する様に、
セして又欠陥密度の低いエピタキシャル層と基板との界
面を有する様に、形成するために、GaAs基板表面は
生来の酸化物ケ有してはならず、しかもその表面に於て
最小限の欠陥しかない充分に結晶質の構造を有していな
ければならない。しかしながら、酸化物、特に不揮発性
元素の酸化物を除去するために必要な温度でjGg、A
sy<アリ−リングすることにより、欠陥及び望ましく
ない不純物が表面に蓄積される。従って、酸化物を除去
する可能性が限定されてしまう。
液相エピタキシャル成長法が用いられる場合には、Ga
As基板は概して水素中で650℃よりも高い温度でベ
ーキングされ、それからその表面が充分にj泡和されて
いたい液相溶融体に接触して配置され、該溶融体は最初
に表面の一部を溶解させ、それから温度の降下とともに
エピタキシャル成長が生じる。
CVD技術が用いられる場合には、GaAs基板は概し
てCVD成艮の前にHCAの酸性蒸気中に於て600’
Cよりも高い温度で食刻される。
分子ビーム・エピタキシャル技術の場合には、エピタキ
シャル成長の前に酸化物を除去しそして原子配列の整っ
た表面を生せしめるために、基板を550°Cよりも旨
い温度でアニーリングすることが通常必要とされる。
各々の技術に於て、GaAs基板の表面が酸化物を何ら
含まずそして高収率の半導体デバイスに適する様にする
ためには、550°Cを超えるる40°C程度の高温が
必要である。大きな配列体に於て大きな直列回路に於け
る単一の1ミクロンの酸化物領域でも回路全体を動作不
能にし得るので、」−記条件は極めて重要である。
本発明によれば、砒素層6が」二り揮発し易い元素の層
であり、層5がその酸化物の層であり、両者とも低温で
容易に除去される。更に、砒素は、構造体の製造に於て
有害な例えば550°Cの望ま(7) しくないレベルに温度が上昇される迄、容易に又は全(
除去されない、酸化ガリウムの如き、より揮発性の低い
酸化物の形成を阻止する。
本発明に従って、GaAs結晶基板1の表面2を制御さ
れた条件の下でフォトエツチングすることにより、容易
に溶解しない連続的な砒素層3がGaAs  上に形成
される。それから、砒素層乙の表面4が部分的に空気中
で酸化し又は酸化されて、砒素酸化物層5が形成される
〔実施例〕
本発明に従って、結晶方向(100)  を有するN型
GaAsの結晶基板ウェハが、7:1:1のH2BO3
:H2O2:H2Oに於ける食刻及びその後の脱イオン
水中での洗浄の如き、標準的な化学的清浄化工程を用い
て形成される。
次に、上記N型GaAs基板が、1:1のHCAと水と
の溶液中に、約10乃至30分間配置される。その間、
上記基板は、1.08eV ′?:起える光子エネルギ
を有するり、01乃至0.5 W/ 0m2の光(8) で照射されている。1−08eVのレベルは、GaAs
の禁止帯の幅よりも高い。
その間に、ガリウム種を含むフォトエツチング生成物が
溶液中に溶解されて、表面2上に厚さ10乃至200人
の砒素層3を有するGaAs結晶基板1が形成され、更
に砒素層ろが空気にさらされて、該砒素層6の表面4上
に砒素酸化物層5が形成される。
それから、上記基板は空気中で取扱われそして貯蔵され
得る。
後に、更にエピタキシャル成長又は他の処理を行いたい
ときに、上記基板が150乃至5 D O’Cでアニー
リングされる。そのアニーリング中に、砒素1輌3が1
50 ’Cに於て殆ど脱離し、300 ℃に於て全て除
去される。3 D O’Cよりも高<500°Cのレベ
ル迄の温度は、合金化の如き金属化操作のために用いら
れ得る。
基板は概してSiでドープされたN導電型であるが、異
なる導電型も用いられ得る。
砒素層は、半絶縁性GaAs表面を陽伶バイアス条件に
保ちながらフォトエツチングすることにより、該表面上
に形成されてもよい。一方、P型の試料は、フォトエツ
チング中に正孔の流れを生ぜしめる様にバイアスされる
必要がある。成る条件の下では、最も揮発し易い元素A
sの層を生ぜしめるために、陽極バイアスだけで充分で
ある。
層3の特性が標準的手段を用いて測定され、多数の試料
のデータが次の表1に示されている。
(11) 表1のデータは、化学的分析のだめの電子分光学(El
ectron  5peetroscopy  for
  ChemicalAnalysis−ESCA )
及び低エネルギ電子回折(Low Energy El
ectron Diffraction −LEED)
の標準的テスト技術を用いて得られる。
表1のデータは、空気にさらされた(100)の表面に
ついては、GaAs表面がガリウム及び砒素に関して化
学量論的であり(Ga/As = 0.63 )、そし
て1.亥表101が比較的多量の酸化物を含み(0/G
aAs=0.63 )、配列が繁っていない(1,EE
Dパターン無し)ことを示している。フォトエツチング
された表面は、比較的高いASa度を有し、(Ga/A
s−=0.06乃至0.51)、比較的低い酸化物層I
f ”aj有しく 0/GaAs=0.03乃至0.5
5)、配列が整っていない(LEEDパターン無シ)。
フォトエツチングされた表面を300°Cでアニーリン
グすることにより、化学量論的表面(GaAs表面、6
3乃至0.73)及び配列の整った表面(LEFI:D
パターン有り)が得られる。従来技術による空気にさら
された表面は、フォトエツチングされた表面が300℃
でアニーリングされた場合と同じ特性を達成するために
は、600°Cのアニーリングを必要とする。
又、本発明による中間的構造体は、一定の均一な砒素の
蒸気圧を得るためにも用いられ得る。
以上に於て、表面上に最も揮発し易い元素の層を有する
多元素化合物半導体の中間的構造体及び該構造体を製造
するだめの光化学的技術について述べた。
【図面の簡単な説明】
第1図は本発明によるパッシベーションされた半導体を
示す図、第2図は従来技術による半導体を示す図である
。 1・・・・GaAs結晶基板、2・・・・基板の表面、
6・・・・砒素層、4・・・・砒素層の表面、5・・・
・砒素酸化物層、6・・・・多元素半導体の各元素の酸
化物を含む層。 出願人  インターナショカル・ビンネス・マシーZズ
・コーポレーション第1べ 第2図 第1頁の続き 0発 明 者 ジョージ・デーピッド・ベテイット アメリカ合衆国ニューヨーク州 マホパツク・オースチン・ロー ド(番地なし) @発明者  シェリー・マツクファーソン・ウラドール アメリカ合衆国ニューヨーク州 ベッドフォード・ヒルズ・チェ リー・ストリート336番地

Claims (1)

    【特許請求の範囲】
  1. 少くとも多元素化合物半導体の表面層を有する基板の上
    記表面層上に上記化合物半導体のより揮発し易い元素の
    層を設けた、半導体構造体。
JP58146793A 1982-11-10 1983-08-12 化合物半導体基板表面上にパッシベーション層を形成する方法 Granted JPS5988830A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US44065482A 1982-11-10 1982-11-10
US440654 1982-11-10

Publications (2)

Publication Number Publication Date
JPS5988830A true JPS5988830A (ja) 1984-05-22
JPH0218579B2 JPH0218579B2 (ja) 1990-04-26

Family

ID=23749634

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58146793A Granted JPS5988830A (ja) 1982-11-10 1983-08-12 化合物半導体基板表面上にパッシベーション層を形成する方法

Country Status (3)

Country Link
EP (1) EP0108910B1 (ja)
JP (1) JPS5988830A (ja)
DE (1) DE3379701D1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5247349A (en) * 1982-11-16 1993-09-21 Stauffer Chemical Company Passivation and insulation of III-V devices with pnictides, particularly amorphous pnictides having a layer-like structure
AU2992784A (en) * 1983-06-29 1985-01-03 Stauffer Chemical Company Passivation and insulation of iii-v devices with pnictides
DE19900052A1 (de) * 1999-01-04 2000-07-13 Siemens Ag Halbleiterchip und Verfahren zur Herstellung

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3959098A (en) * 1973-03-12 1976-05-25 Bell Telephone Laboratories, Incorporated Electrolytic etching of III - V compound semiconductors
JPS5846168B2 (ja) * 1979-11-16 1983-10-14 沖電気工業株式会社 化合物半導体装置の酸化膜被覆製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
J.VAC SCI TECHNOL *

Also Published As

Publication number Publication date
JPH0218579B2 (ja) 1990-04-26
DE3379701D1 (en) 1989-05-24
EP0108910A2 (en) 1984-05-23
EP0108910A3 (en) 1986-09-10
EP0108910B1 (en) 1989-04-19

Similar Documents

Publication Publication Date Title
US4880493A (en) Electronic-carrier-controlled photochemical etching process in semiconductor device fabrication
KR100202003B1 (ko) 반도체 및 반도체기판표면의 산화막의 형성방법
JPS61135115A (ja) 半導体基板上にエピタキシヤル膜成長を選択的にパターン化する方法
Ohmi ULSI reliability through ultraclean processing
JPH06204204A (ja) 異方性液相光化学エッチング方法
US5803980A (en) De-ionized water/ozone rinse post-hydrofluoric processing for the prevention of silicic acid residue
JPS5988830A (ja) 化合物半導体基板表面上にパッシベーション層を形成する方法
US4597825A (en) Intermediate passivation and cleaning of compound semiconductor surfaces
JP3450683B2 (ja) 半導体被処理面の調製方法
JPH11274468A (ja) オーミック電極およびその形成方法ならびにオーミック電極形成用積層体
EP2124258A2 (en) Mos field effect transistor and manufacturing method for the same
US5650043A (en) Etching method using NH4 F solution to make surface of silicon smooth in atomic order
JP3232833B2 (ja) GaAs単結晶ウェハの製造方法
KR102217981B1 (ko) AlN의 선택적 습식 식각 방법
JP2699928B2 (ja) 化合物半導体基板の前処理方法
EP0767487A1 (en) Improvements in or relating to semiconductor device fabrication
JP2711475B2 (ja) 選択エピタキシャル成長法
JPH05247658A (ja) 金属酸化物薄膜の形成方法
JPH0410739B2 (ja)
JPS60233824A (ja) 半導体基板の処理方法
JP2637950B2 (ja) 表面清浄化方法
WO2003079456A1 (fr) Procede de production d'un substrat et d'un dispositif semi-conducteur par traitement au plasma
JPH06140326A (ja) 化合物半導体基板の製造方法
JPH07101695B2 (ja) 半導体装置の製造方法
JPH06267887A (ja) オーミック電極およびその形成方法