JPH06140326A - 化合物半導体基板の製造方法 - Google Patents
化合物半導体基板の製造方法Info
- Publication number
- JPH06140326A JPH06140326A JP30944892A JP30944892A JPH06140326A JP H06140326 A JPH06140326 A JP H06140326A JP 30944892 A JP30944892 A JP 30944892A JP 30944892 A JP30944892 A JP 30944892A JP H06140326 A JPH06140326 A JP H06140326A
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- Japan
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- layer
- temperature
- compound semiconductor
- epitaxial layer
- heat treatment
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Abstract
(57)【要約】
【目的】 転位密度が低く、結晶性が優れた化合物半導
体基板を製造することを可能とする。 【構成】 Si層１を 900℃にて酸化膜除去処理を行った
後、 500℃にてエピタキシアル層であるGaAs層２を３μ
m 形成し、さらに保護層であるAlAs層３を50nm形成す
る。その後GaAs層２の蒸発温度より高く、AlAs層３の蒸
発温度より低い温度(850℃) とGaAs層２の成長温度より
低い温度(400℃）との間で上下させる熱サイクルを３回
繰り返す。
体基板を製造することを可能とする。 【構成】 Si層１を 900℃にて酸化膜除去処理を行った
後、 500℃にてエピタキシアル層であるGaAs層２を３μ
m 形成し、さらに保護層であるAlAs層３を50nm形成す
る。その後GaAs層２の蒸発温度より高く、AlAs層３の蒸
発温度より低い温度(850℃) とGaAs層２の成長温度より
低い温度(400℃）との間で上下させる熱サイクルを３回
繰り返す。
Description
【０００１】
【産業上の利用分野】本発明は、化合物半導体基板の製
造方法に関し、詳しくはSi層上に格子定数及び熱膨張係
数等の性質が異なる化合物半導体を形成して化合物半導
体基板を製造する方法に関する。
造方法に関し、詳しくはSi層上に格子定数及び熱膨張係
数等の性質が異なる化合物半導体を形成して化合物半導
体基板を製造する方法に関する。
【０００２】
【従来の技術】異種の半導体をエピタキシアル成長によ
り形成して、夫々の長所を活用することが可能な基板を
製造する方法の研究がなされている。例えばSi上にGaAs
を成長させて、Siが持つ機械的強度とGaAsが持つ高速応
答性とを兼ね備える基板を作成し、電子デバイス，光デ
バイスに応用している。しかしながらSiとGaAsとでは、
格子定数及び熱膨張係数に差があり、そのためにGaAs膜
中に多くの転位が発生して結晶性が低下するという問題
がある。この転位を低減する方法の１つとしてエピタキ
シアル層の成長中又は成長後に熱処理を行う方法がある
（応用物理61巻２号,pp126-133,1992)。
り形成して、夫々の長所を活用することが可能な基板を
製造する方法の研究がなされている。例えばSi上にGaAs
を成長させて、Siが持つ機械的強度とGaAsが持つ高速応
答性とを兼ね備える基板を作成し、電子デバイス，光デ
バイスに応用している。しかしながらSiとGaAsとでは、
格子定数及び熱膨張係数に差があり、そのためにGaAs膜
中に多くの転位が発生して結晶性が低下するという問題
がある。この転位を低減する方法の１つとしてエピタキ
シアル層の成長中又は成長後に熱処理を行う方法がある
（応用物理61巻２号,pp126-133,1992)。
【０００３】図７は基板作成にこの熱処理法を用いた従
来の温度パターンを示すグラフであり、Si上にGaAsを形
成する場合について説明する。Ｔ1 は熱処理下限温度、
Ｔ2はエピタキシアル層の成長温度、Ｔ3 はSi層処理温
度、Ｔ4 は熱処理上限温度である。温度Ｔ3 によりSi層
を処理した後、温度Ｔ2 でエピタキシアル層（GaAs層）
を成長させる。そしてＴ2 より高い温度Ｔ4 で熱処理し
て転位の低減を図っている。
来の温度パターンを示すグラフであり、Si上にGaAsを形
成する場合について説明する。Ｔ1 は熱処理下限温度、
Ｔ2はエピタキシアル層の成長温度、Ｔ3 はSi層処理温
度、Ｔ4 は熱処理上限温度である。温度Ｔ3 によりSi層
を処理した後、温度Ｔ2 でエピタキシアル層（GaAs層）
を成長させる。そしてＴ2 より高い温度Ｔ4 で熱処理し
て転位の低減を図っている。
【０００４】
【発明が解決しようとする課題】半導体中の転位の運動
速度ｖは熱処理の温度をＴとすると、以下の式で与えら
れる。 ｖ∝exp(−Ｅ／ｋＴ） 但しＥ：活性化エネルギー ｋ：ボルツマン定数 即ち熱処理温度が高いほど転位の速度が大きくなり、よ
り多くの転位がエピタキシアル層から掃き出されて転位
が低減する。このように熱処理の温度を高くするほど転
位低減効果は大きいが、ある温度を越えるとGaAsは表面
でGaとAsとに分解してしまう。そのため熱処理温度は分
解温度（蒸発温度）で制限されることになる。
速度ｖは熱処理の温度をＴとすると、以下の式で与えら
れる。 ｖ∝exp(−Ｅ／ｋＴ） 但しＥ：活性化エネルギー ｋ：ボルツマン定数 即ち熱処理温度が高いほど転位の速度が大きくなり、よ
り多くの転位がエピタキシアル層から掃き出されて転位
が低減する。このように熱処理の温度を高くするほど転
位低減効果は大きいが、ある温度を越えるとGaAsは表面
でGaとAsとに分解してしまう。そのため熱処理温度は分
解温度（蒸発温度）で制限されることになる。
【０００５】エピタキシアル成長による形成層が分解し
て再蒸発する温度は、一般的な分子線エピタキシアル成
長(MBE) 装置の条件（圧力１×10-6Torr，Ｖ属原子／II
I 属原子の分圧比5.0)では、図８に示す基準化された成
長速度がゼロとなる温度で与えられる。図８では、この
温度はAlＰ＞AlAs＞GaAs＞GaＰ＞GaSb＞InAs＞InＰ＞In
Sbの順である(Journal of Crystal Growth 78,p342.198
6)。GaAsは約 720℃であり、これ以上に昇温するとGaAs
は分解して再蒸発する。この蒸発温度は成長炉における
III 属原子／Ｖ属原子の分圧にもわずかに依存し、例え
ば前述の分圧比が20である場合は約10℃上昇する。本発
明は、斯かる事情に鑑みてなされたものであり、保護層
を形成することにより、熱処理の上限温度を上げて、転
位密度を低減することが可能な化合物半導体基板の製造
方法を提供することを目的とする。
て再蒸発する温度は、一般的な分子線エピタキシアル成
長(MBE) 装置の条件（圧力１×10-6Torr，Ｖ属原子／II
I 属原子の分圧比5.0)では、図８に示す基準化された成
長速度がゼロとなる温度で与えられる。図８では、この
温度はAlＰ＞AlAs＞GaAs＞GaＰ＞GaSb＞InAs＞InＰ＞In
Sbの順である(Journal of Crystal Growth 78,p342.198
6)。GaAsは約 720℃であり、これ以上に昇温するとGaAs
は分解して再蒸発する。この蒸発温度は成長炉における
III 属原子／Ｖ属原子の分圧にもわずかに依存し、例え
ば前述の分圧比が20である場合は約10℃上昇する。本発
明は、斯かる事情に鑑みてなされたものであり、保護層
を形成することにより、熱処理の上限温度を上げて、転
位密度を低減することが可能な化合物半導体基板の製造
方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】第１発明に係る化合物半
導体基板の製造方法は、Si層上に化合物半導体からなる
エピタキシアル層を形成して化合物半導体基板を製造す
る方法において、前記エピタキシアル層を形成した後、
前記エピタキシアル層の蒸発温度より高い蒸発温度を有
する物質からなる保護層を蒸着形成し、前記エピタキシ
アル層の蒸発温度より高く、前記保護層の蒸発温度より
低い温度にて熱処理を行うことを特徴とする。
導体基板の製造方法は、Si層上に化合物半導体からなる
エピタキシアル層を形成して化合物半導体基板を製造す
る方法において、前記エピタキシアル層を形成した後、
前記エピタキシアル層の蒸発温度より高い蒸発温度を有
する物質からなる保護層を蒸着形成し、前記エピタキシ
アル層の蒸発温度より高く、前記保護層の蒸発温度より
低い温度にて熱処理を行うことを特徴とする。
【０００７】第２発明に係る化合物半導体基板の製造方
法は、第１発明において、前記熱処理を行った後、前記
保護層上にさらに前記エピタキシアル層を形成すること
を特徴とする。
法は、第１発明において、前記熱処理を行った後、前記
保護層上にさらに前記エピタキシアル層を形成すること
を特徴とする。
【０００８】
【作用】第１発明にあっては、エピタキシアル層よりも
分解温度が高い化合物半導体をエピタキシアル層上に保
護層として形成することにより、エピタキシアル層の蒸
発温度（分解温度）以上で熱処理しても、エピタキシア
ル層が熱分解及び蒸発を起こすことを防止できる。第２
発明にあっては、第１発明の効果に加え、このような半
導体装置では前記保護層の存在がその性能に影響を及ぼ
さないため前記保護層を除去する必要がなく、製造工程
を簡略化することができる。この第２発明は、その表面
近くのみを動作させる半導体装置、例えばFET(電界効果
型トランジスタ）,HEMT(High Electron Mobility Trans
istor)に適用することが可能である。
分解温度が高い化合物半導体をエピタキシアル層上に保
護層として形成することにより、エピタキシアル層の蒸
発温度（分解温度）以上で熱処理しても、エピタキシア
ル層が熱分解及び蒸発を起こすことを防止できる。第２
発明にあっては、第１発明の効果に加え、このような半
導体装置では前記保護層の存在がその性能に影響を及ぼ
さないため前記保護層を除去する必要がなく、製造工程
を簡略化することができる。この第２発明は、その表面
近くのみを動作させる半導体装置、例えばFET(電界効果
型トランジスタ）,HEMT(High Electron Mobility Trans
istor)に適用することが可能である。
【０００９】
【実施例】以下、本発明をその実施例を示す図面に基づ
き具体的に説明する。図１は本発明に係る化合物半導体
基板の製造方法の第１実施例である温度パターンを示す
グラフであり、図２はこの方法を用いて作成した基板を
示す構造図である。図２において１は、Si(100) 層であ
り、洗浄した後、酸化膜を除去するために先ず 900℃に
加熱する（Ａ）。その後一旦温度を下げて 500℃にし
（Ｂ）、Ga及びAsを導入してエピタキシアル層であるGa
As層２を MBE法により３μm 成長させる。このとき成長
速度は１μm /h，GaとAsとの分圧比は20である。
き具体的に説明する。図１は本発明に係る化合物半導体
基板の製造方法の第１実施例である温度パターンを示す
グラフであり、図２はこの方法を用いて作成した基板を
示す構造図である。図２において１は、Si(100) 層であ
り、洗浄した後、酸化膜を除去するために先ず 900℃に
加熱する（Ａ）。その後一旦温度を下げて 500℃にし
（Ｂ）、Ga及びAsを導入してエピタキシアル層であるGa
As層２を MBE法により３μm 成長させる。このとき成長
速度は１μm /h，GaとAsとの分圧比は20である。
【００１０】次にAl及びAsを導入して保護層であるAlAs
層３を同じく 500℃（Ｂ）で MBE法により50nm成長させ
る。そしてその後GaAs層２の蒸発温度より高く、AlAs層
３の蒸発温度より低い 850℃とGaAs層２の成長温度より
低い 400℃との間で上下させる熱サイクルを３回繰り返
す（Ｃ）。このAlAs層３はリン酸エッチングにより選択
除去する。
層３を同じく 500℃（Ｂ）で MBE法により50nm成長させ
る。そしてその後GaAs層２の蒸発温度より高く、AlAs層
３の蒸発温度より低い 850℃とGaAs層２の成長温度より
低い 400℃との間で上下させる熱サイクルを３回繰り返
す（Ｃ）。このAlAs層３はリン酸エッチングにより選択
除去する。
【００１１】そして上述の本発明の第１実施例による化
合物半導体基板と、保護層を形成せずに最高温度 720℃
の熱サイクル（従来方法）で熱処理した化合物半導体基
板とについて、Ｘ線解析法を用い、化合物半導体の(40
0) 面からの反射ピークの半値幅を求めることにより、
その結晶性を調べた。この結果を図３に示す。図３より
明らかな如く本発明方法による基板は従来方法による基
板よりもＸ線反射の半値幅が小さい。これは転位密度が
低下し、結晶性が向上しているためである。
合物半導体基板と、保護層を形成せずに最高温度 720℃
の熱サイクル（従来方法）で熱処理した化合物半導体基
板とについて、Ｘ線解析法を用い、化合物半導体の(40
0) 面からの反射ピークの半値幅を求めることにより、
その結晶性を調べた。この結果を図３に示す。図３より
明らかな如く本発明方法による基板は従来方法による基
板よりもＸ線反射の半値幅が小さい。これは転位密度が
低下し、結晶性が向上しているためである。
【００１２】本発明方法により得られた基板と、従来方
法により得られた基板との夫々に、１mmのAuをショット
キ電極として形成して、GaAs／Si構造のショットキバリ
アダイオードを２インチウエハ内に 100個作成した。そ
して逆方向に10Ｖ電界を印加し、そのときのリーク電流
が１×10-6A/mm2 以下であるダイオードを良品としてそ
の良品率を調べた。従来方法による基板を用いた場合は
45％であったこの良品率が、本発明方法による基板を用
いた場合は78％と上昇し、これより素子特性が向上して
いることが分かる。
法により得られた基板との夫々に、１mmのAuをショット
キ電極として形成して、GaAs／Si構造のショットキバリ
アダイオードを２インチウエハ内に 100個作成した。そ
して逆方向に10Ｖ電界を印加し、そのときのリーク電流
が１×10-6A/mm2 以下であるダイオードを良品としてそ
の良品率を調べた。従来方法による基板を用いた場合は
45％であったこの良品率が、本発明方法による基板を用
いた場合は78％と上昇し、これより素子特性が向上して
いることが分かる。
【００１３】次にSi基板上にエピタキシアル層としてIn
0.5 Ga0.5 As層を形成する場合について述べる。この化
合物半導体基板は表面から１μm 以下の範囲を利用する
半導体装置、例えばFET ，HEMTに適用するものである。
図４は本発明に係る化合物半導体基板の製造方法の第２
実施例である温度パターンを示すグラフであり、図５は
この方法を用いて作成した基板を示す構造図である。図
５において１は、Si(100) 層であり、洗浄した後、酸化
膜を除去するために先ず 900℃に加熱する（Ｄ）。その
後一旦温度を下げて 500℃にし（Ｅ）、In, Ga及びAsを
導入してエピタキシアル層であるIn0.5 Ga0.5 As層４を
MBE法により２μm 成長させる。このとき成長速度は１
μm /hであり、In, Ga，Asの分圧比は20である。
0.5 Ga0.5 As層を形成する場合について述べる。この化
合物半導体基板は表面から１μm 以下の範囲を利用する
半導体装置、例えばFET ，HEMTに適用するものである。
図４は本発明に係る化合物半導体基板の製造方法の第２
実施例である温度パターンを示すグラフであり、図５は
この方法を用いて作成した基板を示す構造図である。図
５において１は、Si(100) 層であり、洗浄した後、酸化
膜を除去するために先ず 900℃に加熱する（Ｄ）。その
後一旦温度を下げて 500℃にし（Ｅ）、In, Ga及びAsを
導入してエピタキシアル層であるIn0.5 Ga0.5 As層４を
MBE法により２μm 成長させる。このとき成長速度は１
μm /hであり、In, Ga，Asの分圧比は20である。
【００１４】次にGa及びAsを導入して保護層であるGaAs
層５を同じく 500℃（Ｅ）で MBE法により 0.1μm 成長
させる。そしてその後In0.5 Ga0.5 As層４の蒸発温度よ
り高く、GaAs層５の蒸発温度より低い 720℃の熱処理を
１回行い（Ｆ）、さらに 500℃（Ｇ）でIn0.5 Ga0.5 As
層４を MBE法により１μm 成長させる。このGaAs層５半
導体装置の性能に影響を及ぼさないため除去する必要は
ない。このことにより第２実施例においては保護層の除
去工程を省略することができ、しかもエピタキシアル層
の転位は十分低減されている。
層５を同じく 500℃（Ｅ）で MBE法により 0.1μm 成長
させる。そしてその後In0.5 Ga0.5 As層４の蒸発温度よ
り高く、GaAs層５の蒸発温度より低い 720℃の熱処理を
１回行い（Ｆ）、さらに 500℃（Ｇ）でIn0.5 Ga0.5 As
層４を MBE法により１μm 成長させる。このGaAs層５半
導体装置の性能に影響を及ぼさないため除去する必要は
ない。このことにより第２実施例においては保護層の除
去工程を省略することができ、しかもエピタキシアル層
の転位は十分低減されている。
【００１５】上述の本発明の第２実施例による化合物半
導体基板と、保護層を形成せずに最高温度 600℃（従来
方法）で熱処理した化合物半導体基板とについて、Ｘ線
解析法を用い、化合物半導体の(400) 面からの反射ピー
クの半値幅を求めることにより、その結晶性を調べた。
この結果を図６に示す。図６より明らかな如く本発明方
法による基板は従来方法による基板よりもＸ線反射の半
値幅が小さい。これは転位密度が低下し、結晶性が向上
しているためである。
導体基板と、保護層を形成せずに最高温度 600℃（従来
方法）で熱処理した化合物半導体基板とについて、Ｘ線
解析法を用い、化合物半導体の(400) 面からの反射ピー
クの半値幅を求めることにより、その結晶性を調べた。
この結果を図６に示す。図６より明らかな如く本発明方
法による基板は従来方法による基板よりもＸ線反射の半
値幅が小さい。これは転位密度が低下し、結晶性が向上
しているためである。
【００１６】本発明方法により行う熱処理は１回でも転
位密度の低減効果があり、２回，３回行えばよりよい効
果が得られる。しかし、３回以上行ってもその効果は３
回行った場合とほぼ同等である。なお、保護層には、化
合物半導体が最も適当であるが、以下の条件を満たせば
化合物半導体以外の物質で代用することができる。その
条件とは、エピタキシアル層の蒸発温度より高い蒸発温
度を有すること、格子不整合による格子歪の発生を防止
するために化合物半導体の結晶構造（閃亜鉛鉱型）に類
似した結晶構造（例えばダイヤモンド型）を有するこ
と、エピタキシアル層の成長を妨げないことである。こ
れらの条件を満たすものとしては、例えばSi、Ge等があ
る。
位密度の低減効果があり、２回，３回行えばよりよい効
果が得られる。しかし、３回以上行ってもその効果は３
回行った場合とほぼ同等である。なお、保護層には、化
合物半導体が最も適当であるが、以下の条件を満たせば
化合物半導体以外の物質で代用することができる。その
条件とは、エピタキシアル層の蒸発温度より高い蒸発温
度を有すること、格子不整合による格子歪の発生を防止
するために化合物半導体の結晶構造（閃亜鉛鉱型）に類
似した結晶構造（例えばダイヤモンド型）を有するこ
と、エピタキシアル層の成長を妨げないことである。こ
れらの条件を満たすものとしては、例えばSi、Ge等があ
る。
【００１７】
【発明の効果】以上のように、本発明に係る化合物半導
体基板の製造方法では、化合物半導体からなるエピタキ
シアル層上又はエピタキシアル層中に、この層より蒸発
温度が高い化合物半導体からなる保護層を形成すること
により、従来より高い温度で熱処理を行うことが可能に
なり、転位密度が低く、結晶性が優れた化合物半導体基
板が得られる等、本発明は優れた効果を奏する。
体基板の製造方法では、化合物半導体からなるエピタキ
シアル層上又はエピタキシアル層中に、この層より蒸発
温度が高い化合物半導体からなる保護層を形成すること
により、従来より高い温度で熱処理を行うことが可能に
なり、転位密度が低く、結晶性が優れた化合物半導体基
板が得られる等、本発明は優れた効果を奏する。
【図１】本発明方法の第１実施例である温度パターンを
示すグラフである。
示すグラフである。
【図２】図１に示す方法を用いて作成した基板を示す構
造図である。
造図である。
【図３】Ｘ線反射の半値幅を示すグラフである。
【図４】本発明方法の第２実施例である温度パターンを
示すグラフである。
示すグラフである。
【図５】図４に示す方法を用いて作成した基板を示す構
造図である。
造図である。
【図６】Ｘ線反射の半値幅を示すグラフである。
【図７】従来方法における温度パターンを示すグラフで
ある。
ある。
【図８】基準化された化合物半導体の成長速度を成長温
度別に示すグラフである。
度別に示すグラフである。
１ Si層 ２ GaAs層（エピタキシアル層） ３ AlAs層（保護層） ４ In0.5 Ga0.5 As層（エピタキシアル層） ５ GaAs層（保護層）
Claims (2)
- 【請求項１】 Si層上に化合物半導体からなるエピタキ
シアル層を形成して化合物半導体基板を製造する方法に
おいて、前記エピタキシアル層を形成した後、前記エピ
タキシアル層の蒸発温度より高い蒸発温度を有する物質
からなる保護層を蒸着形成し、前記エピタキシアル層の
蒸発温度より高く、前記保護層の蒸発温度より低い温度
にて熱処理を行うことを特徴とする化合物半導体基板の
製造方法。 - 【請求項２】 前記熱処理を行った後、前記保護層上に
さらに前記エピタキシアル層を形成することを特徴とす
る請求項１記載の化合物半導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30944892A JPH06140326A (ja) | 1992-10-22 | 1992-10-22 | 化合物半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30944892A JPH06140326A (ja) | 1992-10-22 | 1992-10-22 | 化合物半導体基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06140326A true JPH06140326A (ja) | 1994-05-20 |
Family
ID=17993125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30944892A Pending JPH06140326A (ja) | 1992-10-22 | 1992-10-22 | 化合物半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06140326A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2876841A1 (fr) * | 2004-10-19 | 2006-04-21 | Commissariat Energie Atomique | Procede de realisation de multicouches sur un substrat |
-
1992
- 1992-10-22 JP JP30944892A patent/JPH06140326A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2876841A1 (fr) * | 2004-10-19 | 2006-04-21 | Commissariat Energie Atomique | Procede de realisation de multicouches sur un substrat |
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