JPS5985567A - ストア−ド・プログラム式制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、マルチプロセッサシステムを使用し、 ａ）　プロセッサユニット、結合メモリおよびプロセス
信号人出カモジュールが１つの共通のシステムパスに接
続可能であり。

おり、 Ｃ）　バス制御部がそのっどプロセッサユニットの１つ
に対してのみ共通システムバスへのアクセスをレリーズ
する ように構成されている作業機械における動作ンーケンス
のストアード・プログラム式制御装置に関する。

マルチプロセッサシステムは調節および制御技術にまｔ
ます広く応用される゛ようになってきた。

このようなシステムの詳細な説明はたとえば雑誌”　Ｅ
ｌｅｋｔｒｏｎｉｋ　”　、　　１９８２年、第７６〜
９５頁に記載されている。個々のプロセッナが１つの共
通パスを利用する場合、常にバス割当ての問題が生ずる
。公知の方法では、最高の優先性をイアするプロセッサ
がパスへのアクセスを得るが、゛】つのプロセッサがそ
のプログラムの完了後に共通バスをぞの次のプロセッサ
に譲るかのいずれがである。

すべてのこれらのバス割当てシステムは１作業機械にお
ける実際プロセスが直接には匍制御されなくてよいかぎ
りは比較的に非クリティカルである。

このような場合、ながんずく非常に速く仏性するプロセ
スを扱う場合、個々のプロセッサ相互間およびプロセス
への正しい割当ておよび同期化は化較的費用がかかりか
つ複雑である。さらに、プロセス内の特定の事象に関し
て所定の反応時間を保証することも非常に困難である。

さらに、マイクロプロセッサ・ベースの自由プログラム
可能な制御装置であって作業機械の制御のために利用さ
れる制御装置も既に知られている。

これらの制御装置では、検出された入力信号からサイク
リックに進められるプログラムに従ってそのつとプロセ
スに必要な出力信号が得られる（たとえばＳｉｅｍｅｎ
ａ　−Ｚｅｉｔｓｃｈｒｉｆｔ　”　Ｅｎｅｒｇｉｅｔ
ｅ−ｃｈｎ　ｉｋ”、１９８２年、第２号、第５４〜５
７頁またはＳｔｅｍｅｎｓ　Ｅｎｅｒｇｌｅｊｅ（！）
ｉｎｌｋ、　　１９７９年。

第１３６　へ１３９頁、Ｓｉｅｍｅｎｓ　−Ｚｅｉｔｓ
ｃｈｒｉｆｔ。

１９７９年、第４３〜４７頁、ヨーロッパ特許出願第１
０１７０号、ドイツ連邦共和国特許出願公告第２５００
３２０号、米国特許第３９２１１４６号または第３９４
２１５８号を参照）。

これらのプログラム可能な制御装置のいくつかは直接に
入出力は号によって作動するのではなく、いわゆるプロ
セス像によって作動する。すなわち。

各作業サイクルの開始時に入力信号が照会され、データ
メモリ内に格納される。ユーザープログラムは格納され
たデータによって作動し、それから出力信号を生ずる。

記憶された出力信号は作隘サイクルの終了時に対応づけ
られているプロセス用出力モジュールから出力される。

この種の制御装置はたとえば前記ヨーロッパ特許出願第
１０１７０号に記載されている。

本発明の目的は、パスアクセスに関して個々のプロセッ
サユニットの相互間の簡単な同期化を可能とするように
、また所定の反応時間を保証し得るように、自由にプロ
グラム可能な簡単な制御装置をマルチプロセッサ技術で
構成することである。

この目的は本発明によれば、冒頭に記載したストアード
・プログラム式制御装置（二おいて。

ｄ）　バス制御部のメモリ内に共通システムバスへのプ
ロセッサユニットのアクセス順序およびそのつどのアク
セス継続時間が基本クロック時間の選択可能な整数倍と
して記憶可能であり。

ｅ〕　これらの記憶値が、予め与えられた数の基本クロ
ック時間からなるバイザ・ｆクルの一巡の際に順次に相
応のパスレリーズ信号の発生の役割を下る ことを特徴とするストアード・プログラム式制御装置に
より達成される。

本発明による制御装置では、パスアクセスの簡単な同期
化およびプロセスとの同調が可能である。

１つのパスサイクル内の各プロセッサユニットのバスア
クセスの順序および頻度の継続時間とならんで、何番目
のパスウィンドウが各プロセッサユニットにより遅くと
もアクセスのために占められなければならないかも監視
することができる。

パス制御部が同じく共通パスに接続される通信プロセッ
サの構成部分であることは有利である。

個々のプロセッサユニットおよび通信プロセッサを有す
る前屈のモジュラ−装置は１つの共通の構１戊ユニット
（二まとめられて、１つのケースにおさめることかでき
る。

以下、図面に示されている実姉例により本発明を一層詳
細に説明する。

モジュール構成のマルチプロセッサ自動化装置は１つの
通信プロセッサユニット５および任意の数の制御および
（または）調節プロセッサユニットを含んでいる。いま
の場合、４つの同種の調節または制御プロセッサユニッ
ト１ないし４が設けられている。すべてのプロセッサユ
ニットスないし５は１つの共通システムパス９を介して
接続されている。このシステムパスタには、プロセス８
（作業機械）に対する入出カモジュール７および場合に
よっては他の周辺モジュールも接続され′Ｃいる。プロ
セッサユニット１に対応づけられているプロセスｆ、い
まの場合には語プロセッサ】２およびビットプロセス・
す１３．は１つのＩｊ−カルパス１６を介してユーザー
プログラムメモリ１４またはデータメモリ１５と通信を
行ない、プログラムを独立的にかつ他のプロセッサユニ
ットの影響なしに処理することができる。結合要素Ｉ】
を介しての外部５／ステムバス９へのアクセスは人出カ
モジュール７内の信号の状態および（または）通信プロ
セッサユニット５内の共通の結合メモリ５３の内容の交
換または読入れのためにのみ必要である。同じことがそ
の他のプロセッサユニット２ないし４に対してもあては
まる。

通信プロセッサユニット５は、結合要素５５を介して共
通システムバス９に接続可能な結合メモリ５３とならん
で、中央プロセッサ５１とプログラムおよびデータメモ
リ５２と設定可能なりロック信号発生器６３を有するパ
ス制御部６とを含んでいる。

通信プロセッサユニット５は同じく結合要素５４および
５５を介して共通システムバス９に接続することのでき
るローカルパス５６を有する。

共通システムバス９への個々のプロセッサユニット（Ｃ
ＰＵ）１ないし４のアクセスはパス制御＋’ｒｌＩ　６
により制御さ１する。このことは、パス制御部６から出
発する制御線６２がシステムパス９を相応に制御部るも
のとして簡単に示されている。肖該のプロセッサユニッ
トが、プログラムさ旧、たバス対応付けに従ってパスレ
リーズ信号を受信すると、予め与えられた時間内に共通
システムバス９へのアクセスについての報知が制御線６
１を介してパス制御部６に対して行なわれなければなら
ない。通信プロセッサユニット５はさらに停止信号を介
して制御プロセッサユニット１ないし４を休止させ、ま
たは停止信号の除去によりレリーズ−することができる
。

各パスサイクル中のパス割当ては機（戒のクロック信号
に関係して、もしくは内部クロック信号発生器により制
御される。そのために、第］の場合Ｃ二は、線８１によ
り示されているようｌ二、プロセス８からクロック信号
が導き出さ１する。このクロック信号はたとえば作業機
械の主駆動軸の回転数に比例していてよい。この信号は
作′Ａ機械の動作ノークンスに関係する信号でありさえ
すればよい。

代外的に、基本クロック信号は内部クロック信号発生器
６３によって作ることもできる。それにより、保証され
た反応時間が可能である。

クロック信号発生器６３により与えられるクロック信号
はユーザーにより個々に設定することができる。各プロ
セッサユニット１ないし４には基本クロック時間Ｔの整
数（ｎｉ）＠の時間Ｔｉ　（・、ｌ−］〜４）、すなわ
ち Ｔ４−１１４　　・Ｔ がバスアクセス時間として割当てられる。

さらに、１つのバスサイクルすなわちバス対応性はマト
リクスの一巡中の各プロセッサユニットのバスアクセス
の順序および頻度が定められる。

このパス対応性はマトリクス（第２図の行ｇないしｋに
示されている）は通信プロセラ。９−ユニット５のなか
に記憶されており、バス制御部６により相応に評価さオ
する。

基本クロック信号゛ｒは第２図の行ａｌ：示されている
。各プロセッサユニット１ないし４のバスアクセス継続
時間Ｔ、と各プロセッサユニットのバスレリーズの間隔
とはこの基本クロック時間Ｔに関係づけられろ。たとえ
ばプロセッサユニット１に対するバスレリーズ継続時間
が示されている行すかられかるように、このプロセッサ
ユニット１は時間間隔Ｔ１　（行ｆ）内に共通システム
バス６へのアクセスを受入れる。この時間間隔Ｔ１には
。

いまの場合、３つの基本クロックすなわちｎ、＝３（行
ｇ）が相当する。システムバス９を介してのそのつどの
プロセス像の更新後にこのプロセッサユニット１はその
ユーザープログラムを隣接プロセッサユニットと無関係
に処理する。プログラム処理の終了後にプロセッサユニ
ット１は時間間隔Ｔ１内の次回のパスレリーズまで待ち
ループ内に分岐する。同様のことが他のプロセッサユニ
ット２ないし４にもあてはまり、そＪｔらのバス割当て
は第２図の行Ｃないしｅに時間間隔Ｔ２ないしＴ４で示
されている。

システムパヌ割当てに対する時間Ｔ、ないしｒ４は入出
力および処理サイクル当り更新されなければならない結
合マーカーの数に関係する。

予め与えらｆｉｌ、たバス割当て７１１クスにより。

所定の反応時間が各プロセッサユニットにより守られ得
ることが保証される。

第３図に示されているバス制御部６は１個々のバスレリ
ーズ信号ＥＮ、ないしＥＮ、を個々のプロセッサユニッ
ト】ないし４に対する信号線６２上に供給するバスレリ
ーズ制御部６４と、メモリ６５と、タロツク信号発生器
６３によりクロックされるカウンタ６７とを含んでいる
。さら（二、後で説明する監視装装置も設けられている
。既に述べたように、各プロセッサユニット］ないし４
には基本クロック時間Ｔの１１・倍の時間Ｔ１．すなわ
ち ＴＩ＝ｎｉ　−Ｔ がバスアクセス時間として割当てられる。

こオｔらのイ直ｎ（・ま散（直としてユーザー；二より
メモリ６５内にロードされ得る。それ１Ｚよって、たと
えば第２図の例では、時間Ｔｉ−ｎ、−Ｔの割当ておよ
びアクセス順序の決定が下記のメモリパターンに従って
行なわれる。

１−３ ２０６ １−３ ｎ、＝６ ｎ、−３ ｎ４”−６ ｎ、−３ ｎ、”−に れらのデータｎ１はバスレリーズ制御部６４により順次
にメモリ６５から呼出され、そのつどカウンタ６７に入
力される。カウンタ６７は次いで基本クロック信号Ｔで
零に向けてダウンカウントされる。それによって、その
っど個々のバスレリーズ時間Ｔ、ないしＴ４がバスレリ
ーズ制御部６４へのカウンタ６７のカウンタ状態の相応
の報知により得られる。このバス割当てマトリクスは。

たとえばいまの例では１４４μＳである１つのパスヅー
イクルの終了後に毎回繰返す。すなわち、いまの例では
、先ず１つのバスサイクルの開始の際にカウンタ６７に
値ｎ、−３が入力され、同時にこの値ｎｌ　に対応づけ
られているプロセッサユニット】がレリーズ信号ＥＮ、
により共通システムバス９に接続されろ。カウンタ６７
がクロック信・号Ｔにより零に到達していれば、バスレ
リーズ制御部６４はプロセッサユニット】に対するパス
レリーズを阻止する。同様のことが他のプロセッサユニ
ットに対してもあてはまり、それらの占有パターンは第
２図のバス対応性はマトリクスシ＝示されている。追加
的にバス制御部６内で、何番目のバスウィンドウが各プ
ロセッサユニットスないし４により遅くともアクセスの
ために占められなければならないかが監視される。個々
のプロセッサユニット１ないし４に対するこ１１らの値
Ｒｌ　ナイしＲ３はたとえば下記の値である。

ＲＩり】　　　　　Ｒ，口５ Ｒ２−２Ｒ４−ｓ これは、プロセッサユニット１が各バスレリーズ時間中
にバスを占有しかつそれによってプロセスを操作しなけ
ればならないこと、プロセッサユニット２が各第２の可
能なバスアクセス中にバスにアクセスしなければならな
いこと等々を意味する。

それによってプロセスへの中央ユニットの反応時間が監
視され得る。回路技術的にこれは第３図のように、個々
の値Ｒ１ないしＲ２がカウンタ６８】ないし６８４に入
力されかつこれらのカウンタがバス監視制御部６６によ
り対応プロセッサユニットの各バスレリーズの際にダウ
ンカウントされることにより堺決される。その後、信号
線６１上の相応のバスアクセスの確認Ｑ１〜Ｑ４の際に
カウンタ６８１ないし６８４はそれぞれ再び初期値Ｃニ
セットさｉする。確認信号が予め与えられた反応時間中
に生起しなければ、当核のカウンタは最後のバス割当て
後に値０にあり、従ってまた予め与えられた反応時間が
超過されている。いまの場合、監視される反応時間ＴＲ
はプロセッサユニット１ないし４に対して下記の値であ
る。

プロセッサユニット ｉ　：　Ｔ　Ｒ，−［ｎ、＋ｎ２１　・Ｔ−Ｒ１＝（ｎ
、　　十ｎ、ｌ　・Ｔ−Ｒ１−（ｎ、　　＋ｎ４１　儂
ＴｅＲ１−３６ｐＳｅｃ２　：ＴＲ２−Ｉ　Ｒ２−ｚｎ
、　＋ｚｎ３＋ｎ、　１−Ｔ−Ｒ２−２８８ｐＳｅＱ ３：ＴＲｓ　”−’　”ｓ　＋２ｎ＋　”Ｒ４）　　Ｔ
−Ｒ３＝（ｎ３＋２ｎ、　＋ｎ、　）　・Ｔ−ＲＨ−３
６０μ５ｅｃ４　：ＴＲ４−（４ｎ、　＋２ｎ、　＋ｎ
２＋ｎ、　）　・Ｔ−Ｒ４−７２０μｓｅｃ 既述の制御部の範囲内で、他の監視も行なわれ得る。た
とえば必要なパスレリーズが利用されないと、結合メモ
リ５３内でマーカーがセットされ。

それを次のプロセッサユニットが認識し得る。これは誤
り報知を発し、も１−＜は、安全上の理由から２つの計
算機が並列に作動している場合には。

出力命令を引き受ける。冗長性および安全向きシステム
がこの仕ブチで叱較的簡単に実現され得る。

なお言及−［べきこととして、通信プロセッサユニット
の結合メモリ５０内には入出カモジュール７への個々の
プロセッサユニットスないし４の対応性はリストも内蔵
されていてよく、またプロセッサ間の信号伝達基準、さ
らには１合によっては変更可能な調節または他のパラメ
ータも内蔵されていてよい。

必要であｆＬば、単一のプロセッサユニットによる作動
も可能である。このような場合にはシステムは通常のプ
ログラム可能な制御部ｆｆ１ｔ３二相当する。

この場合には単に順次バスレリーズのかわりに持続レリ
ーズが行なわれる。

【図面の簡単な説明】

第１図はマルチプロセッサシステムのシステムアーキテ
クチュアの原理ブロック図、第２図は個々のプロセッサ
ユニットへのバスアクセスの時間的バス割当て、すなわ
ちバス割当てマ）リクス。 を示す線図、第３図はパス制御部の回路の詳細を示すブ
ロック図である。 １〜４・・・プロセッサユニット、　　５・・・　Ｊ勇
イ言プロセッサユニット、　　６・・・バス制御卸部、
　　７・・・入出カモジュール、　　８・・・プロセス
（作業機械）、　　　９　・・・システムパス、１１　
　・・・結合要素、　　】２・・・語プロセッサ、　　
】３・・・　ピットプロセッサ、　　１４　・・・ニー
ツープログラムメモリ、　　】５・・・データメモリ、
　　１６・彎・ローｈルバス、　　　５１　　・・・中
央プロセッサ、５２・・・プログラムおよびデータメモ
リ、　　５３・・・結合メモリ、　　５５・・・結合要
素、　　５６・・・　ローカルバヌ、　　　６］、６２
・・・Ｆｏ号線、　　６３・・、　り（７ツク信号発生
器、　　６４・・・パスレリーズ制御部、６５・・・メ
モリ、　　６６・・・パス監視制御部、６７　・・・カ
ウンタ、　　６８１〜６８４舎・・　カウンタ。

Claims (1)

1. 【特許請求の範囲】 １）マルチプロセッサシステムを使用し、ａ）　プロセ
   ッサユニット、結合メモリおよびプロセス信号入出カモ
   ジュールが１つの共通のシステムバヌに接続可能であり
   、 ｂ）　各プロセッサユニットが直接アクセス可能な部分
   プログラムメモリおよびデータメモリを含んでおり。 Ｃ）　パス制御部がそのつどプロセッサユニットの１つ
   に対してのミ共通システムパヌヘのアクセスをレリーズ
   ’する ように構成されている作業機械における動作ノーケンス
   のストアード・プログラム式制御装置において、 ｄ）　バス制御部のメモリ内に共通システムノくヌへの
   プロセッサユニットのアクセス順序およびそのつどのア
   クセス継続時間が基本クロック時間の選択可能な整数倍
   として記憶可能であり。 ｅ）　これらの記憶値が、予め与えられた数の基本クロ
   ック時間からなるパイサイクルの−Ｈの際に順次に相応
   のバヌレリーズ信号の発生の役割をする ことを特徴とするストアード・プログラム式２、特許請
   求の範囲Ｍ１項記載のストアード。 プログラム式制御装置において、基本クロック時間が内
   部クロック信号発生器から、または作業機械のクロック
   信号から導き出さｉｔていることを特徴とするストアー
   ド・プログラム式制御装置。 ３）特許請求の範囲第１項記載のストアード・プログラ
   ム式制御装置において、予め与えられた数のパスレリー
   ズのなかの各プロセッサユニットのパスアクセスの数が
   監視可能であることを特徴とするストアード・プログラ
   ム式制御装置。 ４）特許請求の範囲第１項記載のストアード・ユニット
   に対応づけられていることを特徴とするストアード・プ
   ログラム式制御装着。