JPH03286206A - プログラマブル・コントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、入力インタフェース、出力インタフェース（
以下インタフェースｉＩＦとい５）のユニットを複数備
えたプログラマブル・コントローラに関する。

〔従来の技術〕

一般に、プログラマブル・コントローラ（以下ＰＣと称
する）は、特開昭６２−１０８３０８８公報（ＧＯ５Ｂ
　１９１０２）等に記載されているように、はぼ第４図
に示すように構成される。

同図において、［１］はＰ　Ｃ、＋２）は入力ＩＦ部、
（３）は出力ＩＦ部、（４）はマイクロプロセッサ（以
下ＣＰＵというＬ［５）はプログラム記憶部、（６）は
データ記憶部、（７）は電源部、（８）はＰＣｆｌ＋に
外部接続されたプログラム作成及びモニタ用の周辺機器
である。

そして、入力ＩＦ部（２）はリミットスイッチ、押し釦
スィッチ等からのＡＣ、ＤＣの種々の入力信’ｊｌ−Ｐ
Ｃｆ＋１内部で扱う信号レベル（通常はＤＣ５■レベル
）に変換するとともに、ｃ　Ｐ　Ｕ（４］の指令により
必要な入力信’ｊ１選択してＣＰ　Ｕ（４１に伝送する
。

また、出力ＩＦ部（３）はＣＰ　Ｕ［４）の各演算結果
に基づく制御、処理の信号を保持するとともに、その信
号レベルをソレノイドバルブ等の各機器の駆動レベルに
増幅して各機器に伝送する。

さらに、ｃ　Ｐ　Ｕ［４１は記憶部（５）に保持された
プログラムの実行に基づき、入力ＩＦ部（２）から必要
な入力信号を順次に取込んで演算処理を施し、その演算
結果に基づく信８を出力ＩＦ部（３）に伝送する。

なお、演算処理で行われる演算には、ビット演算やタイ
マ、カウンタを用いた演算等のシーケンス演算、加減算
馳算術演算及び数値データの転送、コード変換等のデー
タ処理演算がある。

また、プログラム記憶部（５）は制御のプログラムを記
憶保持し、データ記憶部（６）は、タイマ、カウンタの
内容、数値データ等を記憶保持する。

さらに、電源部（７）は外部給電された電源を駆動用の
直流に変換し、周辺機器（８）はプログラムの作成、記
憶部（５）のプログラムの書込み及び読出し。

ｃ　ｐ　Ｕ（４１の演算結果及び人、出力信号の表示、
タイマ及びカウンタの現在値の表示等を行う。

ところで、入力ＩＦ部（２）、出力ＩＦ部（３）は、そ
れぞれ所定点番数２例えば１６点のＩＦユニットヲ複数
個用いて形成される。

これらのＩＦユニットは、従来、入力ＩＦ又は出力ＩＦ
の専用のユニット、丁なわち入カニニット又は出カニニ
ットからなる。

そして、従来のＰＣは前記公報にも記載されてイルヨウ
に、ベースユニットの各スロットに第４図の各部（２）
〜（７）等のＰＣの各部のユニットヲ装着して例えば第
５図に示すように形成される。

同図において、（９）はＩＦ用の５個のスロット（＋１
）、・・・、　（＋５）　を有するベースユニット、（
１０）はベースユニット（９）の左端の専用のスロット
に装着された電源ユニットであり、第４図の電源部（７
）に相当する。

（１１）は電源ユニット（ｌＯ）の右隣の専用のスロッ
トに装着されたＣＰＵユニットであり、第４図のＣＰ　
Ｕ［４）及び記憶部＋５１　、　（６１に相当する。

そして、スロット（ヰ１）〜（咎５）ｉｉＣＰＵユニッ
ト（１１）のスロットの右側に順に設けられ、用途等に
応じて１６点の入力ＩＦユニット又は出力ＩＦユニット
が装着される。

すなわち、第５図の場合は、スロット（４Ｉ：１）、（
＃ＩＦ５）に第４図の入力ＩＦ部（２）を形成する入カ
ニニット＋１２１　、　（１３１が装着されるとともに
、スロット（亜３）、（ヰ４）に第４図の出力ＩＦ部（
６）全形成する出カニニットＨｅ　Ｑ５）が装着され、
スロット（イ２）は空きスロットになっている。

また各スロット（イ１）〜（咎５）にはそれぞれに装着
されるＩＦの各点を区別するため、電源投入時等の初期
設定により、予め、１６進表記で０Ｏ−ＯＦ、・・・４
０〜４Ｆそれぞれの異なる１６個のアドレスが割付けら
れる。

このとき、入カニニットが装着されていると、その上位
に入力を示すＸ（１６進表記の数）が自動的に付加され
、出カニニットが装着されていると、その上位に出力を
示すＹ（１６進表記の数）が自動的に付加される。

シタ力って、第５図の場合のアドレスは、スロット（４
１＝１　）がＸＯＯ〜ＸＱＦ　、スロット（＋２）が１
０〜ＩＦ。

スＣ１、ト（弁３）がＹ２Ｏ−Ｙ２Ｆ　、　スｏ　ッ）
　（＋４）カＹ３０〜Ｙ３Ｆ　、スロット（咎５）がＸ
４０〜Ｘ４Ｆに設定される。

そして、記憶部（５）のプログラムは、各スロット（＋
１）〜（イ５）の装着ユニットに基づくアドレスを予め
把握して作成される。

〔発明が解決しようとする課題〕

前記従来のＰＣの場合、ベースユニット（９）の各スロ
ット（弁１）〜（４１＝５）に装着されたユニットのア
ドレスがそのユニットの種類、すなわち入力ＩＦ。

出力ＩＦ’ｊｚ区別して設定されるため、同一スロット
に装着されたユニットであっても、その種類に応じてア
ドレスが変わる。

そのため、とくにプログラムの作成中には、仕様変更等
で各スロット（＋１）〜（＋５）のユニッｌ−を変える
毎に、プログラム中の各スロット（亜１）〜（亜５）の
ユニットに対するアドレスも変える必要がある。

また、作成したプログラムのデバグ等を行うため、複数
の人がＰＣｉ共用してシュミレーシラン制御を行う場合
、その都度、プログラムに応じて各スロット（＋１）〜
（弁５）に装着するユニットを変える必要がある。

したがって、プログラムの作成効率が低下する問題点が
ある。

また、第５図に示すようにベースユニット（９）が有−
ｊるスロット（４１）〜（亜５）の数によって装着可能
なユニット数が制限され、いわゆるＩＦの増設。

拡張が容易に行えない問題点もある。

本発明は、プログラムの作成効率が高く、しかも、ＩＦ
の増設、拡張が容易に行えるｐｃを提供することを目的
とする。

〔課題を解決するための手段〕

前記目的を達成するために、本発明のＰＣにおいては、
マイクロプロセッサを含む演算処理ユニットに入力ＩＦ
及び出力ＩＦの機能を有する複数の入出力ユニットヲバ
ス結合で順次に接続し、前記プロセッサの初期設定手段
により、電源投入時等に前記各入出力ユニットに前記演
算処理ユニットに近いものから順の入出力共通のアドレ
スを書換え自在に割付けて初期設定し、プログラム実行
中にプログラムのアドレスと初期設定された前記各入出
力ユニットのアドレスとに基づいて前記各入出力ユニッ
トをアクセスする。

〔作用〕

前記のように構成された本発明のｐｃの場合、従来のよ
うに入力ＩＦ、出力ＩＦそれぞれの専用のユニットをベ
ースユニットの各スロットに選択的に装着する代わりに
、両ＩＦのいずれにも用いることができる入出力ユニッ
トを演算処理ユニットに順次にバス結合して形成される
。

そして、入出力ユニットの接続数がスロット数等で制限
されないため、入力ＩＦ、出力ＩＦの増設、拡張が容易
に行える。

また、接続された各入出力ユニットに、入力ＩＦ。

出力ＩＦの区別なく、入出力共通のアドレスが演算処理
ユニットに近いものから順に割付けられて設定されるた
め、仕様の変更等が生じたときに、入力ＩＦのユニット
を同一アドレスで出力ＩＦのユニットに変えることがで
き、アドレス変更等を行うことなく、プログラムの作成
が容易に行える。

〔実施例〕

１実施例について、第１図ないし第３図を参照して説明
する。

第１図において、（１６）はＰＣ１１Ｉ７）は演算処理
ユニット、（１８ａ）、（１８ｂ）、　・＝　、（１８
ｎ）は演算処理ユニット（ＪＴｒに順次にバス結合して
接続された周知の入出力ユニットであり、それぞれ１６
点の入力ＩＦ及び１６点の出力ＩＦの機能を有し、必要
数だけ接続されている。

０９）はデータバス、（イ））はアドレスバス、（２１
）はＣＰＵ。

い、■）は制御用ＲＯＭ、制御用ＲＡＭであり、第４図
の記憶部ｆａｔ　、　＋６１に相当する記憶部を形成す
る。圓は第４図の周辺機器（８）に相当する周辺機器Ｉ
ＰＣα句に接続する周辺機器用ＩＦ部である。

（ハ）はバス０９）、□□□）に接続されたパラレルＩ
Ｆ部であり、アドレス用のバス出力Ａ及び初期設定時の
制御用のイネーブル信号Ｂｉ発生する。□□□はバス出
力Ａが供給されるアドレスデコーダ回路であり、初期設
定時の出力アドレスＣが１６進表記で「００」になる。

なお、演算処理ユニット叶は、＄５図の電源ユニットｎ
ｏｔ、ｃｐＵユニット（１１）にパラレルＩＦ部□□□
。

アドレスデコーダ部□□□をバス結合付加して形成され
ている。

また、各入出力ユニット（１８ａ）〜（１８ｎ）　ハ、
それぞれ第２図に示すように構成されている。

同図において、（２７）は入出力回路、（ハ）はアクセ
ス検出用の比較回路、Ｑ９）は設定されたアドレスバス
持するラッチ回路、（３０）は加算回路であり、初期設
定時にのみ入力されたアドレスに１６進表記の１を加算
して出力する。

そして、各ユニットα７）　、　（１８ａ）〜（１８ｎ
）の接続は、従来のベースユニットを用いたスロット装
着ではなく、各ニー’−７ト０７）　、　（１８ａ）　
〜（１８ｎ）　２伝送ケーブルで縦列接続して行われる
。

このとき、入出力ユニット（１８ａ）〜（１８ｒｌ）は
、ベースユニットのスロット数の制限等を受けることな
く、必要数設けることができる。

そして、各ユニットα乃ｐ　（１８ａ）〜（１８ｎ）　
を接続して電源金投入すると、ＣＰＵ（２１）はＲＯＭ
ｄの初期設定プログラムに基づき、内部の初期設定手段
が動作してアドレス設定を実行する。

すなわち、初期設定手段が動作すると、ＣＰ　Ｕ則がパ
ラレルＩＦ部□□□を制御し、このＩＦ部□□□の初期
設定出力Ａに基づき、アドレスデコーダ部（至）から入
出力ユニット（１８ａ）にアドレスＣとして「ＯＯ」の
初期アドレスが与えられるとともに、パラレルＩＦ部四
から全入出力ユニット（１８ａ）〜（１８ｎ）に供給さ
れるイネーブル信８Ｂが定常時のハイレベルから初期設
定時のローレベルに反転する。

このローレベルの反転により、各入出力ユニツ）　（１
８ａ）〜（１８ｎ）において、ラッチ回路＠）が入力受
付は状態になるとともに比較回路−が入力されたアドレ
スＣをＣ＋１にして次段（右隣り）の入出力ユニットの
ラッチ回路四に供給する。

そのため、各入出力ユニット（１８ａ）〜（１８ｎ）の
ラッチ回路四に各ユニットの第１番目の点番のアドレス
として、ｒｏｏＪ　、　ｒ（ＨＪ　、・・・の各アドレ
スが読込まれる。

そして、イネーブル信号Ｂが一定時間後のアドレス設定
タイミングで再び反転してハイレベルに戻り、このとき
、各入出力ユニット（１８ａ）〜（１８ｎ）のラッチ回
路Ｑ９）が入力中の「００ｊ　、　ｒｏＩＪ　、・・・
のアドレスそれぞれをラッチする。

このラッチにより各入出力ユニット（１８ａ）〜（１８
ｎ）に、入力ＩＦ、出力ＩＦの区別なく、共通のアドレ
ス「００Ｉ〜ｒＯＦＪ、ｒｌＯＪ〜ｒｌＦＪ、・・・が
順に割付けられて設定される。

そして、以降はイネーブル信号Ｂがハイレベルに保持さ
れる限り、各入出力ユニット（１８ａ）〜（１８ｎ）の
ラッチ回路い）に、設定されたアドレスが保持される。

また、イネーブル信号Ｂがハイレベルになルト、加算回
路□が加算を停止して入力されたアドレスＣｆそのまま
次段の入出力ユニットに伝送するとともに、比較回路（
ハ）が動作して入力されたアドレスＣとラッチ回路（２
９）に保持されたアドレスとの比較をくり返す。

としてアドレスデコーダ部（財）から出力される。

そして、初期設定が終了すると、周辺機器によって予め
ＲＡＭＥ）に書込まれた実際の制御プログラムがｃ　ｐ
　ｕ（２ｔ）で実行され、プログラム設定された各点番
のアドレスがアドレスＣとしてアドレスデコーダ□□□
から出力されると、各入出力ユニット部（１８ａ）〜（
１８ｎ）の比較回路□□□により、アドレスＣとラッチ
回路＠）のアドレスとが比較される。

この比較でアドレスの一致が検出されると、検出された
入出力ユニット部において、比較回路□□□の一致検出
に基づき、検出されたアドレスに相当する点番の入力端
子、出力端子が選択されてアクセスされる。

そして、アクセスされた点番が入力ＩＦの点番であれば
、当該点番の入力端子のデータがデータバス（Ｊ９）ｉ
ｔ介して演算処理ユニット０７）に伝送され、ＲＡＭ□
□□等に書込まれて処理される。

また、アクセスされた点番が出力ＩＦの点番であれば、
演算処理ユニットα力からデータバス（１９１介して伝
送されたデータが、当該点番の出力端子に供給される。

そして、各入出力ユニット（１８ａ）〜（Ｉｇｎ）のア
ドレスが演算処理ユニットα力からの接続順で入力１Ｆ
、出力ＩＦの区別なく設定され、しかも、従来のあきス
ロットのようなアドレスの空きが生じないため、例えば
順に接続された３個の入出力ユニット（１８ａ）、（１
８ｂ）、（１８ｃ）は、第３図（ａ）の入力ＩＦ又は出
力ＩＦとしてのＡ、Ｂ、Ｃのユニットから同図（ｂ）の
Ｂ、Ｃ，ＡのＩＦのユニットに変わっても、それぞれの
アドレスが変わらない。

そのため、仕様変更等で例えば２番目の入出力ユニット
（１８ｂ）が入力ＩＦとしてのＢのユニットから出力Ｉ
ＦとしてのＣのユニットに変わるときにも、そのユニッ
ト（１８ｂ）のアドレスが変わラス、プログラムの作成
中に各入出力ユニットのアドレスをそれぞれのＩＦの種
類の変更等で変える必要がない。

また、ＰＣｉ共用してデバグ等を行う際に、入出力ユニ
ッＩ−（１８ａ）〜（１８ｎ）の接続順序を変えたりす
ることなく、直ちに電源を投入してプログラムを実行し
、シュミレーシジン制御を行わせることができる。

そして、初期設定はｗｌ、源投入時以外に、例えばリセ
ット操作で任意に行うようにしてもよい。

また、演算処理ユニットＣ１７）及び各入出力ユニッ）
　（１８ａ）〜（１８ｎ）の構成等は実施例に限定され
るものではない。

〔発明の効果〕

本発明は、以上説明したように構成されているため、以
下に記載する効果を奏する。

入力インタフェース、出力インタフェースのいずれにも
用いることができる入出力ユニットを演算処理ユニット
にバス結合で順次に接続して形成したため、入出力ユニ
ットの接続数に制限がなく、必要な個数の入出力ユニッ
トヲ接続することかできる。

さらに、入力インタフェース、出力インタフェースの区
別なく、各入出力ユニットに演算処理ユニットに近いも
のから順のアドレスを割付けて設定したため、各入出力
ユニットのインタフェースの種類が変わってもそのアド
レスが変わらず、プログラム中の各入出力ユニットに対
するアドレスを変更する必要がない。

したがって、プログラムの作成効率を従来より向上する
ことができるとともに、インタフェースの増設、拡張を
容易に行なうことができる。

【図面の簡単な説明】

第１図ないし第３図は本発明のプログラマブルコントロ
ーラの１実施例を示し、第１図はブロック図、第２図は
一部の詳細なブロック図、第３図（ａ）、（ロ）はそれ
ぞれ接続状態とアドレスとの説明図、第４図、第５図は
従来例のブロック図、正面図である。 同・・・演算処理ユニット、（１８ａ）〜（１８ｎ）・
・入出力ユニット、（Ｉ９）・・・データバス、（２０
）・・・アドレスバス、ｆ２１）・・・ＣＰＵ、□□□
・・・パラレル１１部、（２６）・・・アドレスデコー
ダ部。

Claims (1)

【特許請求の範囲】
1. （１）マイクロプロセッサを含む演算処理ユニットに入
   力インタフェース及び出力インタフェースの機能を有す
   る複数の入出力ユニットをバス結合で順次に接続し、前
   記プロセッサの初期設定手段により、電源投入時等に前
   記各入出力ユニットに前記演算処理ユニットに近いもの
   から順の入出力共通のアドレスを書換え自在に割付けて
   初期設定し、初期設定後のプログラム実行中にプログラ
   ムのアドレスと初期設定された前記各入出力ユニットの
   アドレスとに基づいて前記各入出力ユニットをアクセス
   するようにしたことを特徴とするプログラマブル・コン
   トローラ。