JPH0498354A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、プログラマブルコントローラなどのように、
複数の演算プロセッサにより共通バスを介して共有メモ
リに相互にアクセスする情報処理装置に関する。

［従来の技術１ 従来この種の装置の一例としてプログラマブルコントロ
ーラの回路構成を第４図に示す。

マイクロプロセッサ（ＭＰＵ）　１はシステム全体の制
御を司どり、次の処理を実行する。

（１）電源投入時の処置内の各種回路に対する初期化処
理 （２）プログラミング装置との間の通信処理（３）制御
対象機器との間の通信処理 （４）システムの故障診断処理 （５）その他処理 このような処理を実行するための制御プログラムがシス
テム用リードオンリメモリ（ＲＯＭ）　２に予め格納さ
れる。また、システム用ランダムアクセスメモリ（ＲＡ
Ｍ）　３には上記処理に用いられる各種データが一時格
納される。

電子機器を制御するためのシーケンスプログラムはプロ
グラミング装置において作成された後、プログラマブル
コントローラに送信される。このシーケンスプログラム
はプログラマブルコントローラにおいてＭＰＵＩにより
ユーザ用ＲＡＭ６に書き込まれる。

システムの起動後、ビット演算プロセッサ（ＢＰ）５は
一定周期で起動し、共有メモリとして使用するユーザ用
ＲＡＭ６から、シーケンスプログラムを読出し、シーケ
ンス演算を実行する。この演算結果をユーザ用ＲＡＭ６
に書き込んだ後、ＢＰ５は動作を停止して、次回のシー
ケンス演算の実行タイミングになるのを待つ。

ＭＰＵＩはユーザ用ＲＡＭ６から上記シーケンス演算結
果を電子機器に対する動作指示信号として読み出し、電
子機器に送信する。また電子機器から受信した回路状態
信号もシーケンス演算のためにユーザ用ＲＡＭ６に書き
込む。

このように、プログラマブルコントローラでは、シーケ
ンス演算に高速処理の可能な（ビット）演算プロセッサ
を用いて、その他−膜処理に廉価なマイクロプロセッサ
を用いている。

このような二つの演算プロセッサが並行的に処理を非同
期で実行可能とするために、バススイッチ４により共通
バスの遮断が行なわれる。すなわち、ＢＰ５がシーケン
ス演算を行うときは、バススイッチ４によりバスを遮断
し、ＢＰ５がユーザ用ＲＡＭ６を専荷する。

ＢＰ５がシーケンス演算を終了して、次回のシーケンス
演算の開始まで停止しているときは、バススイッチ４に
よりバス接続が行なわれると共に、ＢＰ５からビット演
算（シーケンス演算）を停止している旨の信号がＭＰＵ
Ｉに割込み的に出力される。

この結果、ＭＰＵＩではユーザ用ＲＡＭ６に対する情報
の読み／書き（以下アクセスと称す）が可能なことを知
り、シーケンス演算結果の読み出し等のアクセス処理を
行っている。

［発明が解決しようとする課題］ しかしながら、従来この種の装置では、ＢＰ５が１回の
シーケンスプログラムの演算処理を終了するまでは、Ｍ
ＰＵＩがユーザ用ＲＡＭ６にアクセスすることはできな
い。従来では、ユーザ用ＲＡＭ６から電子機器の動作状
態信号をＭＰＵＩにより読出し、プログラミング装置の
表示器に表示することで、ユーザに電子機器の動作状態
を報らせている。けれども、上述の理由により、ＢＰ５
がシーケンス演算を実行中はユーザは電子機器の動作を
確認することができないという不具合があった。

このような不具合を解消するために、ＭＰＵＩ側からＢ
Ｐ５に対して、割込み信号を出力し、動作を停止させる
ことも考えられる。この場合、ユーザ用ＲＡＭ６からデ
ータの読み出しをＢＰ５により行なっている陣中に、Ｂ
Ｐ５が停止し、バススイッチ４が開（バス接続）になる
と、バス上で混信が生じる場合があるという不具合が新
たに生じる。

そこで、本発明は、このような点に鑑みて、非同期で実
行している２つの演算プロセッサが共有メモリに対して
共通バス上の混信を発生することなく効果的にアクセス
することの可能な情報処理装置を提供することを目的と
する。

［課題を解決するための手段ｌ このような目的を達成するために、本発明は、−時停止
機能を共に有する第１演算プロセッサおよび第２演算プ
ロセッサにより共通バスを介して共有メモリにアクセス
する情報処理装置であって、前記第１演算プロセッサか
らアクセス要求を受信したときは前記第１演算プロセッ
サおよび前記第２演算プロセッサに対して一時停止を指
示する第１指示手段と、前記第２演算プロセッサの一時
停止の確定に応じて、前記第１演算プロセッサに一時停
止の解除を指示する第２指示手段と、前記第１演算プロ
セッサの前記共有メモリに対するアクセスの終了に応じ
て前記第２演算プロセッサに一時停止の解除を指示する
第３指示手段と、前記第１演算プロセッサからの前記ア
クセス要求があったときは、前記第２指示手段の前記第
１演算プロセッサに対する一時停止の解除の指示に応じ
て当該第１演算プロセッサによる前記共有メモリに対す
るアクセスを許可し、前記第３指示手段の前記第２演算
プロセッサに対する一時停止の解除の指示に応じて当該
第２演算プロセッサによる前記共有メモリに対するアク
セスを許可するように前記共通バスの遮断／接続を行う
バス制御手段とを具えたことを特徴とする。

【作　用１ 本発明は、互に非同期で動作する２つの演算プロセッサ
を一時停止させることでバス制御のための同期をとるこ
とが可能になることに着目し、第１指示手段は第１演算
プロセッサからアクセス要求に応じて第１および第２演
算手段を共に一時停止させる。次に第２演算プロセッサ
の一時停止の確定に応じて第２指示手段の指示により第
１演算プロセッサが起動するので共有メモリに対してア
クセスを行ってもバス上の混信は生じない。また、従来
のように第１演算プロセッサは第２演算プロセッサのプ
ログラム終了までアクセスを待機する必要はなく、任意
所望のタイミングで共有メモリにアクセスを実行するこ
とができる。

［実施例１ 以下、図面を参照して本発明の実施例を詳細に説明する
。

第１図は本発明実施例に右けるプログラマブルコントロ
ーラの主要構成を示す。

第１図において、第４図の従来例と同様の箇所には同一
の符号を付し、詳細な説明を省略する。

本発明に関わるビット演算プロセッサ（ＢＰＩ　Ｉ　Ｉ
は演算回路１２．監視回路１３およびバススイッチ４か
ら主に構成されている。

演算回路１２はユーザ用ＲＡＭ６に格納されたシーケン
スプログラムをシーケンス命令単位で読出し、演算実行
する。演算回路１２には高速クロックで動作可能な演算
プロセッサなどを用いるとよい。演算回路１２が本発明
の第２演算プロセッサとして動作し、ＭＰ旧が第１演算
プロセッサとして動作する。

監視回路１３はＭＰＵＩからのユーザ用ＲＡＭ６に対す
るアクセス要求を検知すると共に、演算回路１２の動作
状態に応じて、ＭＰＵＩに対しては後述のビット演算停
止通知信号、ウェイト指示信号を送信し、バススイッチ
４に対して開閉指示信号を送信する。

監視回路１３が本発明の第１〜第３指示手段として動作
し、バススイッチ４がバス制御手段として動作する。

監視回路１３の回路構成を第２図に示す。

第２図において、デコーダ１００ばＭＰＵ側のアドレス
線１１上のアドレス信号を入力し、このアドレス信号の
示すアドレスがユーザ用ＲＡＭ６に対して割当てたアド
レスの範囲内に有るか否かを判定する。アドレス信号の
示すアドレスがユーザ用ＲＡＭ６のアドレス範囲に有る
ときは、デコーダ１００はＭＰＵＩがユーザ用ＲＡＭ６
に対するアクセス要求が有ると判断し、レベルオンのア
クセス要求信号を発生する。

アンド回路１０１は演算回路１２から、出力されるビッ
ト演算停止通知信号の反転信号および上記アクセス要求
信号を入力し、ビット演算停止通知信号がビット演算実
行中（レベルオフ）を示しているときにはゲートを開き
、上記レベルオンのアクセス要求信号をウェイト（−時
停止又は待機とも呼ばれる）指示信号としてＭＰＵＩに
送信する。

また、アンド回路１０１はアクセス要求信号が発生（レ
ベルオン）し、ビット演算停止通知信号がビット演算停
止（レベルオン）を示しているときにはゲートを閉じレ
ベルオンのアクセス要求信号を反転したレベルオフのす
なわち、ＭＰＵＩのウェイト解除を指示するウェイト指
示信号をＭＰＵＩに送信する。

本実施例では、このような監視回路１３を設けることに
より、ＭＰＵ１のユーザ用ＲＡＭ６に対するアクセス要
求を検知する。次にＢＰＩＩ内の演算回路１２が１つの
シーケンス命令の演算を終了するまではＭＰＵＩをウェ
イト状態に設定し、シーケンス命令の演算終了に応じて
ＭＰＵＩのウェイト状態を解除することによりＭＰＵ１
のユーザ用ＲＡＭ６に対するアクセスを許可する。また
、同時に、ＢＰＩ　ｌの演算回路１２はＭＰＵＩのユー
ザ用ＲＡＭ６に対するアクセスを終了するまではビット
演算を停止する。

このような処理を行うための回路動作を第３図のフロー
チャートを参照しながら説明する。

第１図において、電源が投入されると、ＭＰＵＩが起動
し、システム用ＲＯＭ２の先頭アドレスから第３図に示
すＭＰＬＩＩ用の制御手順を順次に読出し、実行する。

ＭＰＵＩはＢＰＩ　１を起動させる。この起動に応じて
、バススイッチ４によりＢＰ側のバスがＭＰＵ側のバス
と遮断され、ＢＰＩＩの演算回路１２はユーザ用ＲＡＭ
６の先頭アドレスからシーケンス命令を順次に読出し、
シーケンス命令の規定するビット演算を実行する。

なお、ＢＰＩＩはシーケンス命令の読出しに先立って、
アクセス要求信号（第２図参照）のレベル状態を調べ、
ユーザ用ＲＡＭ６に対するＭＰＵＩのアクセス要求が無
いことを確認する（第３図のステップ５１００〜５１２
５のループ処理）。

一方、ＭＰＵＩでは起動後、システム用ＲＯＭ２から読
出しのプログラム命令もしくは不図示のプログラミング
装置から割込み的に送信されたプログラム命令を入力す
る（第３図のステップＳＩＯ−３２０）。このプログラ
ム命令が、共有メモリすなわち、ユーザ用ＲＡＭ６に対
するアクセスを行う命令であることを命令のコード識別
により検出すると、プログラム命令により指定されたア
ドレスを示すアドレス信号および読出し／書き込みを指
示するＲ／Ｖｌ信号ならびにアクセスに必要な各種信号
を発生する（第３図のステップＳ３０−３４０　）。

このアドレス信号の発生が、ＢＰＩ　ｌの監視回路１３
内のデコーダ１００（第２図参照）により検知され、デ
コーダ１００においてＢＰＩＩに対して一時停止を指示
するレベルオンのアクセス要求信号およびＭＰＵＩに対
して一時停止を指示するレベルオンのウェイト信号が発
生される。ＢＰＩＩ内の演算回路１２では、ステップ５
１２０のピットン寅算を終了した後、ステップ５１００
でレベルオンのアクセス要求信号の発生を検知し、手順
をステップ５１００−５Ｉ３０→５１５０へと進め、ビ
ット演算停止通知信号をレベルオフからレベルオンに切
換える。この結果、監視回路１３から出力されるＭＰＵ
Ｉに対するウェイト指示信号がレベルオンからレベルオ
フすなわち、ウェイト（−時停止）指示からウェイト解
除の指示に切換わる６ビツト演算停止通知信号のレベル
切換えに応じてバススイッチ４への開閉信号（第２図参
照）もレベルがオフからオンに切換わり、バススイッチ
４のゲートが開になり、ＢＰ側ババスＭＰＵ側バスとが
接続される。

一方、ＭＰ［ＩＩではユーザ用ＲＡＭ６に対するアドレ
ス信号およびＲ／Ｗ信号を発生した後（第３図のステッ
プＳ４０　）　、　ＢＰＩＩ側から送出のウェイト指示
信号（レベルオン）により一時停止状態を続け、ＢＰＩ
Ｉ側からウェイト解除の指示を待つ（第３図ステップＳ
４０→Ｓ５０のループ処理）。上述のように、ＢＰＩ　
１の演算回路１２のビット演算が終了すると、・ウェイ
トの解除指示を示すレベルオフのウェイト指示信号が監
視回路１３から送信される。

ＭＰＵＩにおいてウェイト指示信号のレベル変化を検知
すると、ビット演算停止通知信号がレベルオンすなわち
、ＢＰＩ　ｌにおいてビット演算停止状態に有ることを
確認した上でユーザ用ＲＡＭ６に対するアクセスを行う
（第３図のステップ５７０）。この処理により例えば情
報の読出しの場合、アドレス信号、読出しくＲ）信号が
ユーザ用ＲＡＭ６に送られ、ユーザ用ＲＡＭ６から出力
の記憶情報がＢＰ側データ線２２に出力される。この情
報はバススイッチ４゜ＭＰＵ側デーデー１１２を介して
ＭＰＵＩに転送される。

ＭＰＵＩがユーザ用ＲＡＭ６に対するアクセス処理を終
了し、他の処理を実行すると（第３図のステップＳ２０
→Ｓ３０→Ｓ８０　）　、アドレス線１２．２２上のア
ドレス信号はユーザ用ＲＡＭ６以外のアドレス指示とな
る。

この結果、ＢＰＩＩの監視回路１３内のデコーダ１００
（第２図参照）はアドレスの変更を検知し、ユーザ用Ｒ
ＡＭ６に対するアクセス要求がな（なったと判断してＢ
ＰＩ　ｌに対する一時停止の解除の指示のためにアクセ
ス要求信号をレベルオンからレベルオフに切換える。

ＢＰＩ　１の演算回路１２では上述のように、ＭＰＵＩ
がユーザ用ＲＡＭ６に対してアクセスを行っている間第
３図のステップ５１３０→５１５０のループ処理を行っ
て、−時停止状態を保ち、アクセス終了を待機している
。アクセス要求信号のレベルオフへの変化をステップ５
１３０で検知すると、ビット演算停止通知信号を現在の
レベルオンからオフに切換えてシーケンス命令の実行を
再開する（第３図のステップ５１３０→５１４０→５ｉ
ｉｏ）。また、ビット演算停止通知信号の反転に応じて
バススイッチ４によりバスが遮断される。

ＢＰＩ　１の演算回路１２においてシーケンス命令全て
を実行すると（第３図ステップ５１２５）　、本制御手
順を終了し従来通り停止状態となり、次回のシーケンス
演算の開始タイミングまで演算処理を停止する。

この結果、ビット演算停止通知信号はレベルオンとなる
。このため、バススイッチ４のゲートが開き、ＢＰＩ　
１の演算回路１２が次回のシーケンス演算を開始するま
での間、ＭＰＵＩのユーザ用ＲＡＭ６に対するアクセス
が可能となる。

なお、この間監視回路１３ではビット演算停止通知信号
のレベルオンによりアンド回路１０１のゲートが閉じる
ので、ＭＰＵＩへのウェイト指示信号はレベルオフ、す
なわち、ウェイト解除指示となるので、ＭＰＵＩが一時
停止状態になることはない。

以上、説明したように、本実施例においては、ＭＰＵＩ
はユーザ用ＲＡＭ６にアクセスする必要があるときは、
単にユーザ用ＲＡＭ６に対するアドレス信号および読み
／書き信号を発生すればよく、ＭＰＵＩが一時停止する
時間も、最大で１シーケンス命令の読み出しおよび実行
の時間である。

従来のようにＭＰＵＩがシーケンスプログラムの終了ま
でユーザ用ＲＡＭ６に対するアクセスを待たなければな
らなかったのに対し、本実施例におけるＭＰＵＩの待ち
時間が大幅に短縮されることは明らかである。

本実施例の他、次の例が挙げられる。

１　）　ＢＰＩＩから出力するビット演算停止通知信号
およびウェイト指示信号はＭＰＵＩの割込み端子へ入力
するようにすればよいが、ＭＰＵＩがウェイト機能もし
くは一時停止（ホールドと呼ばれる）機能を有する場合
、ＭＰＵＩのウェイト端子又はホールド端子へウェイト
指示信号を入力しても本実施例と同様の処理を行うこと
ができる。この場合、第３図のステップＳ５０における
ウェイト信号の判別処理は不要となる。

２）本実施例ではＢＰＩＩ内にバススイッチ４．監視回
路１３を内蔵し、回路の小型化を図っているが、バスス
イッチ４．監視回路１３をＢＰＩ　ｌに外部接続しても
よいことは言うまでもない。

３）本実施例ではユーザ用ＲＡＭ６にはシーケンス演算
に用いる情報信号を記憶するようにしているが、装置の
小型化を図りたい場合は、システムＲＡＭ３に記憶する
情報をユーザ用ＲＡＭ６に記憶させると、第１図のシス
テム用ＲＡＭ３を不要とすることができる。

４）本実施例では１つの共通メモリ（ユーザ用ＲＡＭ６
）に対して２つの演算プロセッサ（ＭＰＵＩ。

ＢＰＩＩ）がアクセスする例を示したが、演算プロセッ
サ個数を２以上とすることもできる。この場合、各演算
プロセッサと共有メモリとの間の各信号系にバススイッ
チを用け、監視回路において、各演算プロセッサの発生
するアクセス要求を検知してバススイッチの開閉制御お
よび各プロセッサへのウェイト指示を行う。

［発明の効果］ 以上、説明したように、本発明によれば、共有メモリに
対しては、通常第２演算プロセッサが共有メモリを専用
し、第１演算プロセッサが割込み的に共有メモリに対し
てアクセスするので、２つの演算プロセッサにおいて共
通的に使用するデータの格納用として共通メモリを使用
するだけでなく、２つの演算プロセッサの演算データの
ワーク用として共有メモリを使用することも可能となり
、従来のように各演算プロセッサ毎にワーク用メモリを
用意する必要はないという効果が得られる。

【図面の簡単な説明】

第１図は本発明実施例の回路構成を示すブロック図、 第２図は第１図のＢＰＩ　１の回路構成を示すブロック
図、 第３図は本発明実施例の動作手順を示すフローチャート
、 第４図は従来例の回路構成を示すブロック図である。 １・・・マイクロプロセッサ（ＭＰＵ）、２・・・シス
テム用リードオンリメモリ（ＲＯＭ）、３・・・システ
ム用ランダムアクセスメモリ（ＲＡＭ）、４・・・バス
スイッチ、 ５．１１・・・ビット演算プロセッサｆＢＰ）、６・・
・ユーザ用ランダムアクセスメモリ（ＲＡＭ）、１２・
・・演算回路、 １３・・・監視回路。

Claims (1)

1. 【特許請求の範囲】 １）一時停止機能を共に有する第１演算プロセッサおよ
   び第２演算プロセッサにより共通バスを介して共有メモ
   リにアクセスする情報処理装置であって、 前記第１演算プロセッサからアクセス要求を受信したと
   きは前記第１演算プロセッサおよび前記第２演算プロセ
   ッサに対して一時停止を指示する第１指示手段と、 前記第２演算プロセッサの一時停止の確定に応じて、前
   記第１演算プロセッサに一時停止の解除を指示する第２
   指示手段と、 前記第１演算プロセッサの前記共有メモリに対するアク
   セスの終了に応じて前記第２演算プロセッサに一時停止
   の解除を指示する第３指示手段と、 前記第１演算プロセッサからの前記アクセス要求があっ
   たときは、前記第２指示手段の前記第１演算プロセッサ
   に対する一時停止の解除の指示に応じて当該第１演算プ
   ロセッサによる前記共有メモリに対するアクセスを許可
   し、前記第３指示手段の前記第２演算プロセッサに対す
   る一時停止の解除の指示に応じて当該第２演算プロセッ
   サによる前記共有メモリに対するアクセスを許可するよ
   うに前記共通バスの遮断／接続を行うバス制御手段と を具えたことを特徴とする情報処理装置。