SU734698A1 - Система дл обработки данных в реальном масштабе времени - Google Patents

Description

Изобретение относится к вычислительной технике.

Известна вычислительная система, содержащая управляющую и управляемые вычислительные машины, группы элементов И, дешифратор, регистр управления, коммутатор, регистр приращений. В этой системе обеспечивается независимое решение отдельных задач в отдельных вычислительных машинах, которое предусматривается программой управляющей машины [1].

Однако данная система не может работать в реальном масштабе времени.

Наиболее близкой по технической сущности к изобретению является система для обработки данных, содержащая устройство ₁₅ для обмена данными, соединенное двусторонними связями с цифровой вычислительной машиной и периферийными устройствами, формирователь задержки и формирователь циклов решения задачи, входы которого подключены к управляющему входу сис- 20 темы и выходу формирователя задержки, выход соединен со входом формирователя задержки и с управляющим входом цифровой вычислительной машины [2].

В реальных системах управления процессами имеются задачи, решение которых проводится с различными циклами, а также задачи, решение которых происходит не в реальном масштабе времени (например, за5 дачи контроля и самодиагностики подсистем системы управления процессом и др.). При этом значительно усложняется операционная система, и вычислительные мощности используются неэффективно. Кроме этого, система малонадежна, так как при неисправности любого блока в системе из строя выходит вся система. Применение дублирования в системе приводит к неоправданному росту объема оборудования.

Цель изобретения — повышение надежности и эффективности использования оборудования.

Поставленная цель достигается тем, что в систему, содержащую устройства обмена, каждое из которых соединено двусторонними связями с периферийным устройством и с соответствующей вычислительной машиной, введены генератор тактовых импульсов, управляющий процессор и формирователи циклов по числу вычислительных машин, причем первый и второй входы формирователей циклов соединены соответственно с выходом управляющего процессора и с выходом генератора тактовых импульсов, выход каждого формирователя циклов соединен со входом соответствеющей вычислительной машины, каждое устройство обмена соединено двусторонними связями с управляющим процессором.

Кроме того, в системе формирователь циклов содержит схему сравнения, элементы И, ИЛИ, счетчик тактов и регистр, выход которого подключен к первому входу схемы сравнения, второй вход которой соединен с выходом счетчика тактов, выход схемы сравнения соединен с выходом формирователя циклов и с первым входом элемента ИЛИ, входы счетчика тактов соединены соответственно с выходами элемента ИЛИ и элемента И, вход регистра, первый вход элемента И, второй вход элемента ИЛИ соединены с первым входом формирователя циклов, второй вход элемента И подключен ко второму входу формирователя циклов.

Это дает возможность осуществлять решение задач с различными циклами, что существенно снижает сложность операционной системы, время ее работы по организации вычислительного процесса, тем самым повышая эффективность использования оборудования, а также возможность в динамике функционирования системы перераспределять нагрузку между исправными машинами в случае выхода из строя одной (или нескольких) из них. Это достигается благодаря централизованному управлению в системе, при котором циклы решения задач могут меняться управляющим процессором в динамике работы системы путем смены кода в регистре.

На фиг. 1 представлена структурная схема системы; на фиг. 2 — структурная схема формирователя циклов; на фиг. 3 — пример схемы реализации управляющего процессора.

Система содержит управляющий процессор 1, генератор 2 тактовых импульсов, периферийное устройство 3, вычислительные машины 4t — 4п, устройства 5; — 5 л обмена, формирователи 6< — 6л циклов, счетчик 7 тактов, регистр 8, элемент 9 И, элемент 10 ИЛИ, схема 11 сравнения, устройство 12 управления, арифметическое устройство 13, постоянное запоминающее устройство (ПЗУ) 14 для хранения управляющих программ, оперативная память 15, коммутатор 16 и выходной регистр 17, выходы 18 и 19, подключаемые к формирователям циклов·, входы 20 и 21 и выход 22, подключаемые к устройствам обмена.

Функционирование системы определяется управляющими программами, записанными в ПЗУ процессора 1, и сигналами, поступающими в устройство 12 управления, процессора 1 от устройств обмена. Коммутатор 16 по сигналам устройства управления про цессора обеспечивает обмен информацией между вычислительными машинами через оперативную память-15. При выходе из строя некоторой вычислительной машины обеспечивается передача задач, решаемых на ней, 5 на другие машины. Осуществляется это через коммутатор 16 и оперативную память 15. При этом меняется цикл решения задач в исправных вычислительных машинах путем выдачи в их формирователи 6 новых кодов с выходного регистра 17 управляющего про¹⁰ цессора 1.

Система работает следующим образом.

Управляющий процессор 1 в исходном состоянии системы устанавливает на регистры 8 формирователей циклов коды, соответU ствующие циклам работы вычислительных ' машин. Этот код соответствует некоторому целому числу тактовых импульсов генератора 2 и составляет цикл решения всех задач. Инициация работы вычислительной машины происходит от управляющего процес²⁰ сора 1 путем подачи управляющего сигнала на устройство 5 обмена. Этот же сигнал подается и на вход элемента 10 ИЛИ формирователя 6 циклов, тем самым сбрасывается в нулевое состояние счетчик 7 тактов. На 25 вход элемента 9 И от управляющего процессора 1 подается разрешающий сигнал, а на второй вход элемента 9 И поступают импульсы с генератора 2. Таким образом начинается цикл работы вычислительной машины. Счетчик 7 тактов формирователя 6 на³⁰ чинает отсчет импульсов, поступающих с генератора 2 через элемент 9 И. В схеме 11 сравнения происходит сравнение содержимого счетчика 7 с кодом, установленным на регистре 8. Импульс сравнения этих кодов пе_3J редается на вычислительную машину и сбрасывает в нулевое состояние счетчик 7, таким образом формируется цикл решения задач.

Обмен информацией (при необходимости) отдельными вычислительными машинами в системе происходит посредством управ40 ляющего процессора 1, оперативная память которого рассматривается как общая оперативная память системы. При решении задач не в реальном масштабе времени управляющий процессор 1 прекращает подачу раз_4J решающего сигнала на вход элемента 9 И и устанавливает код на регистре 8, отличный от кода на счетчике 7 тактов.

Цикл решения задач может меняться в динамике управления процессом путем смены кода в регистре. Это свойство системы so может быть использовано для оперативного перераспределения решаемых задач в случае выхода из строя любой вычислительной машины, тем самым для повышения надежности в системе не требуется дублирования аппаратуры.

Claims (2)

1. Изобретение относитс  к. вычислительной технике. Известна вычислительна  система, содержаща  управл ющую и управл емые вычислительные мащины, группы элементов И, дещифратор, регистр управлени , коммутатор , регистр приращений. В этой системе обеспечиваетс  независимое рещение отдельных задач в отдельных вычислительных мащинах, которое предусматриваетс  программой управл ющей машины 1. Однако данна  система не может работать в реальном масштабе времени. Наиболее близкой по технической сущности к изобретению  вл етс  система дл  обработки данных, содержаща  устройство дл  обмена данными, соединенное двусторонними св з ми с цифровой вычислительной машиной и периферийными устройствами , формирователь задержки и формирователь циклов решени  задачи, входы которого подключены к. управл ющему входу сиетемы и выходу формировател  задержки, выход соединен со входом формировател  задержки и с управл ющим входом цифровой вычислительной машины 2. В реальных системах управлени  процессами имеютс  задачи, решение которых проводитс  с различными циклами, а также задачи , решение которых происходит не в реальном масштабе времени (например, задачи контрол  и самодиагностики подсистем системы управлени  процессом и др.). При этом значительно усложн етс  операционна  система, и вычислительные мощности используютс  неэффективно. Кроме этого, система малонадежна, так как при неисправности любого блока в системе из стро  выходит вс  система. Применение дублировани  в системе приводит к неоправданному росту объема оборудовани . Цель изобретени  - повышение надежности и эффективности использовани  оборудовани . Поставленна  цель достигаетс  тем, что в систему, содержащую устройства обмена, каждое из которых соединено двусторонними св з ми с периферийным устройством и с соответствующей вычислительной машиной , введены генератор тактовых импульсов, управл ющий процессор и формирователи циклов по числу вычислительных мащин, причем первый и второй входы формирователей циклов соединены соответственно с выходом управл ющего процессора и с выходом генератора тактовых импульсов, выход каждого формировател  циклов соединен со входом соответствеющей вычислительной машины , каждое устройство обмена соединено двусторонними св з ми с управл ющим процессором . Кроме того, в системе формирователь циклов содержит схемусравнени , элементы И, ИЛИ, счетчик тактов и регистр, выход которого подключен к первому входу схемы сравнени , второй вход которой соединен с выходом счетчнка тактов, выход схемы сравнени  соединен с выходом формировател  циклов и с первым входом элемента ИЛИ, входы счетчика тактов соединены соответственно с выходами элемента ИЛИ и элемента И, вход регистра, первый вход элемента И, второй вход элемента ИЛИ соединены с первым входом формировател  циклов, второй вход элемента И подключен ко второму входу формировател  циклов. Это дает возможность осуществл ть рещение задач с различными циклами, что существенно снижает сложность операционной системы, врем  ее работы по организации вычислительного процесса, тем самым повыша  эффективность использовани  оборудовани , а также возможность в динамике функционировани  системы перераспредел ть нагрузку между исправными машинами в случае выхода из стро  одной (или нескольких ) из них. Это достигаетс  благодар  централизованному управлению в системе, при котором циклы решени  задач могут мен тьс  управл ющим процессором в динамике работы системы путем смены кода в регистре. На фиг. 1 представлена структурна  схема системы; на фиг. 2 - структурна  схема формировател  циклов; на фиг. 3 - пример схемы реализации управл ющего процессора . Система содержит управл ющий процессор 1, генератор 2 тактовых импульсов, периферийное устройство 3, вычислительные машины 4i - 4п, устройства 5i - 5л обмена , формирователи 6i - бгт циклов, счетчик 7 тактов, регистр 8, элемент 9 И, элемент 10 ИЛИ, схема 11 сравнени , устройство 12 управлени , арифметическое устройство 13, посто нное запоминающее устройство (ПЗУ) 14 дл  хранени  управл ющих про грамм, оперативна  пам ть 15, коммутатор 16 и выходной регистр 17, выходы 18 и 19, подключаемые к формировател м циклов-, входы 20 и 21 и выход 22, подключаемые к уст ройствам обмена. Функционирование системы определ етс  управл ющими программами, записанными в ПЗУ процессора 1, и сигналами, поступающими в устройство 12 управлени , процессора 1 от устройств обмена. Коммутатор 16 по сигналам устройства управлени  процессора обеспечивает обмен информацией между вычислительными машинами через оперативную пам ть-15. При выходе из стро  некоторой вычислительной машины обеспечиваетс  передача задач, рещаемых на ней, на другие машины. Осуществл етс  это через коммутатор 16 и оперативную пам ть 15. При этом мен етс  цикл рещени  задач в исправных вычислительных машинах путем выдачи в их формирователи 6 новых кодов с выходного регистра 17 управл юшего процессора 1. Система работает следующим образом. Управл ющий процессор 1 в исходном состо нии системы устанавливает на регистры 8 формирователей циклов коды, соответствующие циклам работы вычислительных машин. Этот код соответствует некоторому целому числу тактовых импульсов генератора 2 и составл ет цикл решени  всех задач . Инициаци  работы вычислительной машины происходит от управл ющего процессора 1 путем подачи управл ющего сигнала на устройство 5 обмена. Этот же сигнал подаетс  и на вход элемента 10 ИЛИ формировател  6 циклов, тем самым сбрасываетс  в нулевое состо ние счетчик 7 тактов. На вход элемента 9 И от управл ющего процессора 1 подаетс  разрешающий сигнал, а на второй вход элемента 9 И поступают импульсы с генератора 2. Таким образом начинаетс  цикл работы вычислительной машины . Счетчик 7 тактов формировател  6 начинает отсчет импульсов, поступающих с генератора 2 через элемент 9 И. В схе.ме 11 сравнени  происходит сравнение содержимого счетчика 7 с кодом, установленным на регистре 8. Импульс сравнени  этих кодов передаетс  на вычислительную машину и сбрасывает в нулевое состо ние счетчик 7, таким образом формируетс  цикл решени  задач. Обмен информацией (при необходимости ) отдельнь1ми вычислительными машинами Б системе происходит посредством управл ющего процессора 1, оперативна  пам ть которого рассматриваетс  как обща  оперативна  пам ть системы. При рещении задач не в реальном масщтабе времени управл ющий процессор 1 прекращает подачу разрешающего сигнала на вход элемента 9 И и устанавливает код на регистре 8, отличный от кода на счетчике 7 тактов. Цикл решени  задач может мен тьс  в диламике управлени  процессом путем смены кода в регистре. Это свойство системы может быть использовано дл  оперативного перераспределени  решаемых задач в случае выхода из стро  любой вычислительной машины, тем самым дл  повышени  надежности в системе не требуетс  дублировани  аппаратуры. Формула изобретени  1. Система дл  обработки данных в реальном масщтабе времени, содержаша  устройства обмена, каждое из которых соединено двусторонними св з ми с периферийным устройством и с соответствующей вычислительной машиной, отличающа с  тем, что, с целью повышени  надежности и эффективности использовани  оборудовани  в нее введены генератор тактовых импульсов управл ющий процессор и формирователи циклов по числу вычислительных машин, причем первый и второй входы формирователей циклов соединены соответственно с выходом управл ющего процессора и с выходом генератора тактовых импульсов, выход каждого формировател  циклов соединен со входом соответствующей вычислительной машины, каждое устройство обмена соединено двусторонними св з ми с управл ющим процессором .
2. 2. Система по п. 1, отличающа с  тем, что формирователь циклов содержит схему сравнени , элементы И, ИЛИ, счетчик тактов и регистр, выход которого подключен к первому входу схемы сравнени , второй вход которой соединен с выходом счетчика тактов , выход схемы сравнени  соединен с выходом формировател  циклов и с первым входом элемента ИЛИ, входы счетчика тактов соединены соответственно с выходами элемента ИЛИ и элемента И, вход регистра, первый вход элемента И, второй вход элемента ИЛИ соединены с первым входом формировател  циклов, второй вход элемента И подключен ко второму входу формировател  циклов.

   Источники информации, прин тые во внимание при экспертизе

   1.Авторское свидетельство СССР № 533928, кл. G 06 F 15/16, 1975.

   2.Авторское свидетельство СССР

   № 523411, кл. G 06 F 15/00, 1974 (прототип ) .

   фиг. 4