JPS5985561A - フアイル制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は複数台のデータ処理装置と複数台のファイル装
置とを備える情報処理システムに用いられるファイル制
御装置に関する。

〔従来技術〕

複数台のデータ処理装置（以下これをホストコンピュー
タという）が複数台のファイル装置（テディスク装置、
磁気テープ装置等の記憶装置の総称）全共通に使用する
ように構成されている情報処理システム（以下マルチホ
ストコンピュータシステムという）は１次のようなオＵ
点を有する。（１）チータフアイルを共通に使用でさる
ため、各ホストコンピュータが夫々個別にチータフアイ
ルを保有する必要がない。（２）複数台のホストコンピ
ュータ金並行して動作させることができるため高速の処
理ができる。従ってこのシステムは経済的でしかも高速
処理が可能となる。

このようなマルチホストコンピュータシスチムにおいて
は、共通のファイル装置へのデータの書込みや読出しく
以下これをアクセスという）を各ホストコンピュータが
全く自由に行うことかでさると、保存されていなければ
ならないデータが書替えられたジして処理に混乱を生ず
ることがある。

従って、ファイル装置のすべてのブロック（固定長−例
えば１ブロック−２にバイト−の最小記憶単位）に対し
て書替えまたは読出しの可否やそれらに対する条件を指
定する排他制御情報を付与し。

この排他制御情報を用いて特定のホストコンピータ（以
下これ全マスクホストコンピュータという）によって各
ブロックへのアクセスを管理して上述の混乱を回避する
という手段が用いられている。

従って従来のマルチホストコンピュータシステムにおい
ては、ファイル装置の管理は、複数台のホストコンピュ
ータのうちの指定された特定のマスタホストコンピュー
タが担当し、このマスターホストコンピュータは接続さ
れているすべてのホストコンピュータのファイル装置へ
のアクセスやホストコンピュータへの情報の転送を行う
役割を受持つように構成されているため、マスターホス
トコンビ二一夕の負荷は他のホストコンピュータに比し
て格段に大キく、この分だけ本来のホットコンピュータ
としての処理能力が削成され、また接続でさるホストコ
ンピュータの総数もマスターホストコンピュータの処理
能力によって限定されるという欠点がある。

〔発明の目的〕

従って本発明の目的は上記の欠点を除いて多数台のホス
トコンピュータを接続してチータフアイルを共用で使用
で＠、従って経済的で高速処理の可能なコンピュータシ
ステムが溝築できるようにするため、マスターホストコ
ンピュータによラナいでファイル装置を制御することの
できるファイル制御装置を提供することにある。

〔発明の構成〕

本発明のファイル制御装置は、複数台のデータ処理装置
を接続する複数個の受信部および送＠部を有する第一の
インターフェイス手段と、前記受信部に対応して設けら
れて前記データ処理装置からの指令を識別する複数個の
命令識別手段と、前記受信部に対応して設けられて前記
命令がファイル装置へのデータの書込みまたは読出しを
目的とする命令であるデータアクセス命令であると！８
はこのデータアクセス命令に引続いて前記データ処理装
置から送出されるセグメント番号およびブロック番号を
含む入力論理アドレス信号を格納する複数個のバッファ
メモリ手段と、前記バッファメモリ手段からの前記セグ
メント番号に応答してこのセグメント番号に対応する索
引テーブルアドレスを計算して送出するハツシング回路
とこの索引テーブルのエントリアドレスに応答して複数
個のアドレス変換情報を１組とする複数組のエントリ情
報を記憶する前記索引テーブルから該当する１組のエン
トリ情報を送出する索引テーブルメモリとこのエントリ
情報に含まれる複数個のセグメント番号と前記入力論理
アドレス中のセグメント番号とを比較してこれらが一致
するセグメント番号を有するアドレス変換情報に含まれ
るセグメントエントリアドレス信号を送出する比較手段
とこのセグメントエントリアドレスに応答して複数個の
セグメントエントリ情報からなる複数個のセグメントエ
ントリｌ己憶するセグメントテーブルから該当するセグ
メントエントリを選び出してその中に含まれる複数個の
ブロック情報を送出するセグメントテーブルメモリとを
備えるアドレス変換手段と、複数台のファイル装置を接
続する複数個の送信部および受信部を有し前記第一のイ
ンターフェイス手段と前記ファイル装置との間でデータ
の送受を行う第二のインターフェイス手段と、前記アド
レス変換手段から前記複数個のブロック情報と前記バッ
ファメモリから前記ブロック番号とを受けて前記第二の
インターフェイス手段に接続すぺさファイル装置のブロ
ックを指令しかつ前記第一のインターフェイス手段と前
記命令識別手段と前記バッファメモリ手段と前記アドレ
ス変換手段との動作全制御する制御プロセッサ手段とを
備えて構成される。

〔発明の実施例〕

以下１本発明について図面を参照して詳細に説明する。

第１図全参照すると５本発明の一実施例であるファイル
制御装置４は、データ処理装置ｔ　（ホストコンピュー
タ）２を接続するための受信部４２ａおよび送信部４２
ｂ７に複数個（一般に受信部および送信部の数は接続す
べきホストコンピュータの・数を１廻る数を有し、１台
のホストコンビーータ全２組以上の受信部および送信部
に切替部を介して接続して、いずれかの送信部または受
信部に障害が発生したときに切替部を適宜に切替えてす
べてホストコンビーータを動作させることができるよう
にする場合が多い）有するインターフェイス回路４２と
、受信部４２ａに対応して設けられホストコンピュータ
２からの命令の種類全識別するための複数個（受信部の
数と同数）の命令識別回路４６と、ホストコンビーータ
２からの命令がデータアクセス命令（このファイル制御
装置に接続されているファイル装置へのデータの書込み
または読出しを目的とする命令）であると＠、このデー
タアクセス命令に引続いてホストコンピュータ２から送
られてくる入力論理アドレスを一時格納する複数個（受
＠＠４２ａと同数）のバッファメモリとを備えている。

入力論理アドレスとは、データ処理装置番号（以下シス
テムＩＤまたはＳＩＤと略称する）とタスク番号（タス
クとはホストコンピュータのプログラム中の一部分で１
つのまとまった仕事を完結する命令の集りをい＼、以下
タスク番号をタスクＩＩ）またはＴＩＩＪと略称する）
とセグメント番号（セグメントとは複数個（数は可変）
のブロックの集１ｉ−い＼１以下セグメント番号をセグ
メント＃またはＳＥＧ＃と略称する）とブロック番号（
以下ブロック＃またはＢＬＫ＃と略称する）と金含む情
報をいう。

ファイル制御装置４はまた。バッファメモリ・４４から
システムＩＤ、　　タスクＩＬ）およびセグメント＃全
入力してそのセグメント＃に対応するセグメントエント
リ（セグメントエントリとけそのセグメントのセグメン
ト番号とそのセグメントに含まれるすべてのブロックに
関する後述するブロック情報との総称）を選び出してそ
の中に含ｔｎる全ブロック情報を送出するアドレス変換
部５０と、このアドレス変換部５０からの全ブロック情
報およびバッファメモリからの入力論理アドレス中のブ
ロック番号を入力してこの全ブロック情報中から該当す
るブロックのブロック情報（ブロック情報とはそのブロ
ック番号に対応するファイル装置上の物理的アドレスと
そのファイル装置への接続経路全指定するアクセスパス
情報と、このブロックに対する書込みまたは読出しの可
否および条件を指定する排他制御情報とを含んで構成さ
れている情報）金選び出してインターフェイス回路５４
に対して該当するファイル装置との接続を指令する制御
プロセッサ４８と、制御プロセッサ４８の指令により接
続して因る複数個のファイル装置６の中から指定された
ファイル装置を選び出して該当するブロックに対してホ
ストコンピュータ２からインターフェイス回路４２全介
して送受されるテークの書込みまたは読出しを行うイン
ターフェイス回路５４とを備えている。なお制御プロセ
ッサはバッファメモリ４４．命令識別回路４６およびア
ドレス変換部５ｏの動作の制御も行う。

次に上述のように構成されているファイル制御装置の動
作について説明する。

ホストコンピュータ２がらファイル制御装置４にデータ
アクセス命令が送られると、このデータアクセス命令は
そのホストコンピュータを接続している受信部４２ａ全
通してその受信部４２ａに接続されている命令識別回路
４６に入力される。

命令識別回路４６はこの人力された命令の種別を識別し
て、この命令が引続いて送出さｔてくる情報をバッファ
メモリ４４に格納すべき命令であることを制御プロセッ
サ４８に知らせるので、制御プロセッサ４８はバッファ
メモリ４４に対して指令を与えてデータアクセス命令に
引続いてホストコンピュータ２から送られてくる入力論
理アドレスを格納させる。

バッファメモリ４４の入力論理アドレスの格納が終ると
、制御プロセッサ４８はバッファメモリ４４およびアド
レス変換部５ｏに指令を与え１人力論理アドレス中のシ
ステムＩＤとタスクＩＪ、）トセグメント＃と（これら
全総称してキ一部という）をアドレス変換部５ｏに入力
させるので、アドレス変換部５０は、そのセグメント＃
に対応するセグメントに含まれるすべてのブロックに関
する全ブロック情報を制御プロセッサ４８に送出する。

（アドレス変換情報ｏの構成およびその動作の詳細につ
いては後述する。） 制御プロセッサ４８は、この全ブロック情報およびバッ
ファメモリ４４から入力論理アドレス中のブロック＃全
入力してこのブロック＃に対応するブロック情報を選ん
でその内容を読出し、該当するファイル装置への接続経
路とそのファイル装置上のブロックのアドレスをインタ
ーフェイス回路５４に送出するので、インタ−７エイズ
回路５４はこの入力に従って指定されたファイル装置６
とホストコンピュータ２とをインターフェイス回路４２
を介して接続し、ファイル装置６の当該ブロックへのテ
ークの書込みまたは読出しを行う。

このとき制御プロセッサ４８Ｖｉ、ブロック情報中に含
まれる排他制御情報によって該当ブロックへの書込みま
たは読出しの可否および条件を判断して所定の接続を指
令するので、同一ブロックへ複数のホストコンピュータ
から書込みまたは読出し金行ってもこのブロックの情報
が不当に乱されたり破壊されたりすることがなく、従っ
て複数のホストコンピュータが同一のテーメファイルヲ
共有することが可能となる。

第２図はアドレス変換部５ｏの詳細を示すブロック図で
ある。アドレス変換部５ｏは５図に示すように、バッフ
ァメモリ４４に格納さハている入力論理アドレス中のキ
一部を入力してエントリ（入力論理アドレスのキ一部と
そのセグメント＃に対応するセグメントエントリアドレ
スと全１組とするアドレス変換情報の複数組（第２図の
例では８組）の集りヲエントリと称する）のアドレスを
計算して送出するハツシング回路５０２と、このハツシ
ング回路５０２の出方を受けて記憶している索引テーブ
ルからそのアドレスに存在しているエントリの全ｆ９ｔ
＠’ｆｒ出カする索引テーブルメモリ５０４　と、索引
テーブルメモリ５ｏ４がらの出力情報の中のキ一部とバ
ッファメモリ４４がらの入力論理アドレス中のキ一部と
を入力してそれらが一致するか否かを比較する複数個（
１組のエントリに含まれるアドレス変換情報の数と同じ
）の比較器５０６ａ　　と、これらの比較器５０６ａ　
の用カと上記の紫う１テーブルメモリ５　Ｑ　４がらの
出カ中のセグメントエントリアドレスと全入力する複数
個のアンド回路５０６ｂ　とを有する比較回路５０６と
、この比較回路５０６からの出力であるセグメントエン
トリアドレスを入力して、内部に記憶しているセグメン
トテーブルからこのセグメントエントリアドレスに存在
するすべてのブロック情報を送出するセグメントテーブ
ルメモリ５０８と全備えて構成されている。

上述のように（４４成さｎているアドレス変換部は次の
ように動作する。

すなわち、ハツシング回路５０２にバックアメモリ４４
から入力論理アドレスのキ一部が入力嘔れると、ハツシ
ング回路５０２はこれによジエントリアドレスを計算し
てこれ全索引テーブルメモリ５０４に送出する。索引テ
ーブルメモリ５０４には索引テーブルとして複数組のエ
ントリが記憶されているので、索引テーブルメモリ５０
４はこのエントリアドレスを入力してこのアドレスに存
在するエントリに含まれる丁ぺてのアドレス変換情報（
キー１ｆｌＢ＋セグメントエントリアドレス）を比較回
路５０６に送出する。

比較回路５０６は、この索引テーブルメモリから送出さ
れるアドレス変換情報のうちのキ一部とバッファメモリ
４４から直接入力でれるキ一部とをそれぞれ対応する比
較器５０６ａ　に入力してそれらのセグメント＃が一致
するか否か全比較する。

各比較器５０６ａの出力はそれぞれ索引テーブルメモリ
から送出されるアドレス変換情報のうちのセグメントエ
ントリアドレスと共にアンド回路５０６ｂに入力される
ので、比較器５０６ａでセグメント＃が一致したアドレ
ス変換情報のセグメントエントリアドレスがセグメント
テーブルメモリ５０８に入力される。

セグメントテーブルメモリ５０８１１．このファイル制
御装置４に接続されているファイル装置６のすべてのセ
グメントに関してそのセグメントに含まれるすべてのブ
ロックのブロック情鰻（物理的アドレス＋アクセスパス
情報十排他ｉ１］ｌＩ御情報）をセグメントエントリ５
０８ａ　　としてＨ記憶しているので、上記のセグメン
トエントリアドレス全入力するとこのアドレスに存在す
るセグメントエントリ１１（制御プロセ・νす４８に送
出する。従って柑制御プロセッサ４８は既述のようにこ
のセグメントエントリとバッファメモリから入力する入
力論理アドレスのブロック＃とから所定のブロック情報
金運び出してファイル装置の制御を行う。

〔発明の効果〕

以上詳細に説明したように１本発明のファイル制御装置
を用いることにより、マスターホストコンピータによら
ないでファイル装置全制御することができるので、経済
的で高速処理の可能なコンビーータシステムを構築する
ことができるという効果があり、！、たマスターホスト
コンピュータにファイル装置の制御機能を持たせる必要
がなくなることによ凱ホストコンビ二一タのオペレーチ
ングシステムが簡素化でさるという効果もある。

【図面の簡単な説明】

第１図は不発明のファイル制御装置の一実施例を示すブ
ロック図、第２図は第１図のアドレス変換部の詳細金示
すブロック図である。 図において、 ２・・・・・・ホストコンピュータ、４・・・・・・フ
ァイルｔｌ制御装置、６・・・・・・ファイル装置、４
２・・・・・・インターフェイス回Ｍ、４４・・・・・
・バッファメモ１，１．４６・・・・・・命令識別回路
、４８・・・・・・制御プロセッサ、５０・・・・・・
アドレス変換部、５４・・・・・・インターフェイス回
路、５０２・・・・・・ノ・ツシング回路、５０４・・
・・・・索引テーブルメモ１ハ　５０６・・・・・・比
較回路、５０８・・・・・・セグメントテーブルメモリ
。

Claims (1)

1. 【特許請求の範囲】 複数台のデータ処理装置と接続する複数個の受信部およ
   び送信部を有する第一のインタフェイス手段と。 前記受信部に対応して設けられて前記データ処理装置か
   らの命令を識別する複数個の命令識別手段と。 前記受信部に対応して設けられて前記命令がファイル装
   置へのテークの書込みまたは読出しを目的とする命令で
   あるデータアクセス命令であるときはこのデータアクセ
   ス命令に引続いて前記データ処理装置から送出てれるセ
   グメント番号およびブロック番号を含む入力論理アドレ
   スを格納する複数個のバッファメモリ手段と、 前記バッファメモリ手段から前記セグメント番号を受信
   してこのセグメント番号に対応する索引テーブルのエン
   トリアドレスを計算して送出するハツシング回路と前記
   索引テーブルのエントリアドレスに応答して複数個のア
   ドレス変換情報を１組とする複数組のエントリ情報全記
   憶する前記索引テーブルから該当する１組のエン）　Ｉ
   Ｊ情報を送出する索引テーブルメモリとこのエントリ情
   報に含まれる複数個のセグメント番号と前記入力論理ア
   ドレス中のセグメント番号とを比較してこれらが一致す
   るセグメント番号を有するアドレス変換情報に含まれる
   セグメントエントリアドレスを送出する比較手段と前記
   セグメントエントリアドレスを受けて複数個のセグメン
   トエントリ情報からなる複数個のセグメントエントリを
   記憶するセグメントテーブルから該当するセグメントエ
   ントリを選び出してその中に含まれる複数個のブロック
   情報を送出するセグメントテーブルメモリとヲ備えるア
   ドレス変換手段と、 複数台のファイル装置を接続する複数個の送信部および
   受信部を有し前ｍｌ第一のインターフェイス手段と前記
   ファイル装置との間でデータの送受を行う第二のインタ
   ーフェイス手段と。 前記アドレス変換手段から前記複数個のブロック情報と
   前記バッファメモリ手段からの前記ブロック番号とを受
   けて前記第二のインターフェイス手段に接続すべきファ
   イル装置のブロックを指令しかつ前記第一のインターフ
   ェイス手段と前記命令識別手段と前記バッファメモリ手
   段と前記アドレス変換手段との動作を制御する制御プロ
   セッサ手段と 全備えたことを特徴とするファイル制御装置。