JPS5983244A - 演算処理装置 - Google Patents
演算処理装置Info
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- JPS5983244A JPS5983244A JP57194180A JP19418082A JPS5983244A JP S5983244 A JPS5983244 A JP S5983244A JP 57194180 A JP57194180 A JP 57194180A JP 19418082 A JP19418082 A JP 19418082A JP S5983244 A JPS5983244 A JP S5983244A
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- JP
- Japan
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- round
- output
- circuit
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- register
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F2207/3808—Details concerning the type of numbers or the way they are handled
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-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、浮動小数点演算を実行する演算処１理装置
に関するものである。
に関するものである。
〈従来技術〉
従来正規化のためのシフタ、ラウンドのためのアダーを
用い゛て正規化、ラウンド処゛理前の中間的な演算結果
に対し、正規化、ラウンド処理を行なう場合、正規化は
１フエーズで実行可であったがラウンドはラウンド処理
による桁上がりの補正で２フエーズ必要となる場合があ
シ、浮動小数点演算の処理速度を遅らせ、パイプライン
制御などが複雑になるという欠点があった。
用い゛て正規化、ラウンド処゛理前の中間的な演算結果
に対し、正規化、ラウンド処理を行なう場合、正規化は
１フエーズで実行可であったがラウンドはラウンド処理
による桁上がりの補正で２フエーズ必要となる場合があ
シ、浮動小数点演算の処理速度を遅らせ、パイプライン
制御などが複雑になるという欠点があった。
第１図を参照して従来技術について先ず説明する。浮動
小数点演算での正規化、ラウンド処理前の中間結果を格
納する中間結果格納レジスタ１１の出力側は正規化のた
めのシフトビット数検出回路１２、正規化処理と、ラウ
ンドによる整数部への桁上がりの補正のための両方向シ
フタ１３とラウンド用アダー１４とに接続される。正規
化ラウンドセレクタ１５は両方向シフタ１３の出力とア
ダー１４の出力との一方を選択して正規化、ラウンド出
力を格納するレジスタ１６に格納する。アダー１４の出
力は整数部零チェック回路１７でチェックされ、その出
力とシフトビット数検出回路１２から正規化ラウンド条
件信号１９が正規化ラウンド選択論理回路１８に入力さ
れ、その出力によりセレクタ１５が制御される。またシ
フトビット数検出回路１２の出力によレジスタ１３が制
御され、このシフトビット数検出回路１２は指数部への
補正出力２１と在る。アダー１４の他方の入力にラウン
ド値２２が与えられ、またアダー１４の出力は桁上シ補
正のためにレジスタ１１へ送られている。
小数点演算での正規化、ラウンド処理前の中間結果を格
納する中間結果格納レジスタ１１の出力側は正規化のた
めのシフトビット数検出回路１２、正規化処理と、ラウ
ンドによる整数部への桁上がりの補正のための両方向シ
フタ１３とラウンド用アダー１４とに接続される。正規
化ラウンドセレクタ１５は両方向シフタ１３の出力とア
ダー１４の出力との一方を選択して正規化、ラウンド出
力を格納するレジスタ１６に格納する。アダー１４の出
力は整数部零チェック回路１７でチェックされ、その出
力とシフトビット数検出回路１２から正規化ラウンド条
件信号１９が正規化ラウンド選択論理回路１８に入力さ
れ、その出力によりセレクタ１５が制御される。またシ
フトビット数検出回路１２の出力によレジスタ１３が制
御され、このシフトビット数検出回路１２は指数部への
補正出力２１と在る。アダー１４の他方の入力にラウン
ド値２２が与えられ、またアダー１４の出力は桁上シ補
正のためにレジスタ１１へ送られている。
基本的にはシフトビット数検出回路１２の出力シフト数
が００とき、中間結果は正規化されており、ラウンド処
理を行い、出力シフト数が０でない時、中間結果は正規
化されておらず正規化処理を行なう。
が００とき、中間結果は正規化されており、ラウンド処
理を行い、出力シフト数が０でない時、中間結果は正規
化されておらず正規化処理を行なう。
以下に単精度（小数部６桁）データ
保護桁
０、ＦＦＦＦＦＦ８
を例として第１図におけるラウンド処理を簡単に説明す
る。
る。
〔第１フエーズ〕（ラウンド用アダー）０、ＦＦＦＦＦ
Ｆ８ ＋戸Ｕ四工立免すし １．０００００００ 論理回路１８はラウンド用アダー１４の出力を選択する
信号を出しているが、上に示すラウンドで整数部に１が
立ち、その信号が論理回路１８に入力され、シフタ１３
の出力が選択される。アダ”−１４の出力は桁上がりの
補正のためにレジスタ１１に送られる。
Ｆ８ ＋戸Ｕ四工立免すし １．０００００００ 論理回路１８はラウンド用アダー１４の出力を選択する
信号を出しているが、上に示すラウンドで整数部に１が
立ち、その信号が論理回路１８に入力され、シフタ１３
の出力が選択される。アダ”−１４の出力は桁上がりの
補正のためにレジスタ１１に送られる。
〔第２フエーズ〕（シック）
１６進右１桁シフト → ）１．０００００００．１０
００００ 小数部 シフタ１３で右方向に１６進右１桁シフトし、レジスタ
１６に格納し、指数部に＋１補正信号２１を出力する。
００００ 小数部 シフタ１３で右方向に１６進右１桁シフトし、レジスタ
１６に格納し、指数部に＋１補正信号２１を出力する。
上記のように従来においてはラウンド処理には２フエー
ズ必要で浮動小数点演算の処理速度を低下させる要因と
なっていた。
ズ必要で浮動小数点演算の処理速度を低下させる要因と
なっていた。
〈発明の目的〉
この発明は浮動小数点演算でのラウンド処理後の整数部
が０かどうかを予知する手段を持つことによって、整数
部への桁上げに対する補正の必要を無くシ、その結果正
規化、ラウンド処理を１フエーズで実行させ、その処理
サイクルを削減し、パイプライン制御を容易にすること
を可能とする演算処理装置を提供することを目的とする
。
が０かどうかを予知する手段を持つことによって、整数
部への桁上げに対する補正の必要を無くシ、その結果正
規化、ラウンド処理を１フエーズで実行させ、その処理
サイクルを削減し、パイプライン制御を容易にすること
を可能とする演算処理装置を提供することを目的とする
。
〈発明の概要〉
この発明は、浮動小数点演算処理装置において正規化、
ラウンド処理前の中間的々演算結果の整数部が０か否か
を判定する判定手段と、上記演算結果の小数部のビット
パターンから、ラウンド処理後に小数部から整数部へ桁
上りが生ずるか否かを予知する予知手段と、上記演算結
果の値から正規化のだめに必要なシフトビット数を決定
するソフトビット数決定手段と、上記演算結果を上記シ
フトビット数決定手段で与えられたビット数だけシフト
して正規化を行なうシフト手段と、上記判定手段の出力
からラウンド値を決定するラウンド値決定手段と、上記
演算結果と上記ラウンド値決定手段で決定されたラウン
ド値の間の加算でラウンドを行なう加算手段と、上記シ
フト手段によるシフト出力と上記加算手段による加算出
力を選択する選択手段と、上記シフトビット数決定手段
と上記判定手段の出力と上記予知手段の出力とから上記
選択手段への選択信号を生成する選択信号生成手段とか
ら構成される。
ラウンド処理前の中間的々演算結果の整数部が０か否か
を判定する判定手段と、上記演算結果の小数部のビット
パターンから、ラウンド処理後に小数部から整数部へ桁
上りが生ずるか否かを予知する予知手段と、上記演算結
果の値から正規化のだめに必要なシフトビット数を決定
するソフトビット数決定手段と、上記演算結果を上記シ
フトビット数決定手段で与えられたビット数だけシフト
して正規化を行なうシフト手段と、上記判定手段の出力
からラウンド値を決定するラウンド値決定手段と、上記
演算結果と上記ラウンド値決定手段で決定されたラウン
ド値の間の加算でラウンドを行なう加算手段と、上記シ
フト手段によるシフト出力と上記加算手段による加算出
力を選択する選択手段と、上記シフトビット数決定手段
と上記判定手段の出力と上記予知手段の出力とから上記
選択手段への選択信号を生成する選択信号生成手段とか
ら構成される。
〈実施例〉
この発明の一実施例を第２図に示し、第１図と対応する
部分には同一符号を付けである。この例では中間結果を
格納するレジスタ１１に整数部零チェック回路１７及び
ラウンド桁上は予知回路２５が接続され、これら回路１
７．２５の出力がＯＲゲート２６を介して正規化ラウン
ド選択論理回路１８へ供給される。ラウンド値２２はラ
ウンドビットセレクタ２７により選択されてアダー１４
へ供給され、その選択はラウンドビット選択論理回路２
８の出力で制御される。この選択論理回路２８には整数
部零チェック回路１７の出力と、データ長２９とが入力
される。
部分には同一符号を付けである。この例では中間結果を
格納するレジスタ１１に整数部零チェック回路１７及び
ラウンド桁上は予知回路２５が接続され、これら回路１
７．２５の出力がＯＲゲート２６を介して正規化ラウン
ド選択論理回路１８へ供給される。ラウンド値２２はラ
ウンドビットセレクタ２７により選択されてアダー１４
へ供給され、その選択はラウンドビット選択論理回路２
８の出力で制御される。この選択論理回路２８には整数
部零チェック回路１７の出力と、データ長２９とが入力
される。
レジスタ１１は１６進１桁の整数部と、１５桁の小数部
を持つ８Ｂレジスタで、その信号はシフタ１３とラウン
ド用アダー１４とシフトビット数検出回路１２と整数部
零チェック回路１７とラウンド桁」二げ予知回路２５に
出力される。整数部零チェック回路１７は、レジスタ１
１の整数部（ビット０，１，２．３）を受け、整数部が
０の時ｏ１それ以外の時１をＯＲゲート２６とラウンド
ビット選択論理回路２８に出力する。ラウンド桁上げ予
知回路２５は、レジスタ１１の小数部（ビット４以降）
の信号を受け、そのビットパターンからラウンド後、整
数部に桁上りが生じるかどうかを検出し、生じる時１を
、生じない時０をＯＲゲート２６に出力する。以下に単
精度（小数部１６進６桁）と良精度（小数部１６進１４
桁）の場合を例に説明する。
を持つ８Ｂレジスタで、その信号はシフタ１３とラウン
ド用アダー１４とシフトビット数検出回路１２と整数部
零チェック回路１７とラウンド桁」二げ予知回路２５に
出力される。整数部零チェック回路１７は、レジスタ１
１の整数部（ビット０，１，２．３）を受け、整数部が
０の時ｏ１それ以外の時１をＯＲゲート２６とラウンド
ビット選択論理回路２８に出力する。ラウンド桁上げ予
知回路２５は、レジスタ１１の小数部（ビット４以降）
の信号を受け、そのビットパターンからラウンド後、整
数部に桁上りが生じるかどうかを検出し、生じる時１を
、生じない時０をＯＲゲート２６に出力する。以下に単
精度（小数部１６進６桁）と良精度（小数部１６進１４
桁）の場合を例に説明する。
桁上りが生じるパターン例を以下に示す（１６進表示）
保護桁
保護桁
ラウンドは保護桁に８をたし込むことで行なわれるので
ラウンド後、整数部に桁上りが生じるかどうかの検出信
号は次式で与えられる。
ラウンド後、整数部に桁上りが生じるかどうかの検出信
号は次式で与えられる。
検出信号＝単精度△（（Ｒ１） ４−２８ ＝ＡＩＬ”
１″′）良精度△（（Ｒ１） ４−６０ ＝ＡｔＡ”
１”）（Ｒ１）４−２８ ：レジスタ１１内のビット
４から２８（Ｒ１）４−６０ ：レジスタ１１内のビ
ット４から６０シフトビット数検出回路１２はレジスタ
１１の出力を受け、そのビットパターンから正規化のだ
めの１６進桁の左シフト童（ｎ×４ビツト）を決定し、
その信号をシフタ１３ヘシフトビツト数入力として出力
し、指数部へ補正値（−ｎ）２１を出力し、正規化ラウ
ンド選択論理回路１８に正規化が心安かラウンドが必要
かを示す正規化ラウンド条件信号１９を出力する。シフ
タ１３はレジスタ１１の出力を受はシフトビット数検出
回路１２で与えられるシフトビット数だけ１６進桁を左
へシフトし、その信号を正規化ラウンドセレクタ１５に
出力する。ラウンドビット位置を選択するセレクタ２７
は単精度か良精度かを示す信号２９とレジスタ１１内の
整数部が０かどうかを示す信号によってビット２４＝１
、２８＝１ 、５６＝１．６０＝１（いずれも他ビッ
ト６０′″）の４人力のうちの１つを選択し、ラウンド
用アダー１４に出力する。
１″′）良精度△（（Ｒ１） ４−６０ ＝ＡｔＡ”
１”）（Ｒ１）４−２８ ：レジスタ１１内のビット
４から２８（Ｒ１）４−６０ ：レジスタ１１内のビ
ット４から６０シフトビット数検出回路１２はレジスタ
１１の出力を受け、そのビットパターンから正規化のだ
めの１６進桁の左シフト童（ｎ×４ビツト）を決定し、
その信号をシフタ１３ヘシフトビツト数入力として出力
し、指数部へ補正値（−ｎ）２１を出力し、正規化ラウ
ンド選択論理回路１８に正規化が心安かラウンドが必要
かを示す正規化ラウンド条件信号１９を出力する。シフ
タ１３はレジスタ１１の出力を受はシフトビット数検出
回路１２で与えられるシフトビット数だけ１６進桁を左
へシフトし、その信号を正規化ラウンドセレクタ１５に
出力する。ラウンドビット位置を選択するセレクタ２７
は単精度か良精度かを示す信号２９とレジスタ１１内の
整数部が０かどうかを示す信号によってビット２４＝１
、２８＝１ 、５６＝１．６０＝１（いずれも他ビッ
ト６０′″）の４人力のうちの１つを選択し、ラウンド
用アダー１４に出力する。
ラウンドビット選択論理回路２８は整数部零チェック回
路１７の出力と、データ長、すなわち短精度、良精度か
を示す信号２９によってラウンドビット位置を決定する
。その出力論理を表１に示を表 １ ラウンド用アダー１４はレジスタ１１の出力にラウンド
ピットセレクタ２７の出力をだし込み、その演算結果を
正規化ラウンドセレクタ１５に出力する。正規化ラウン
ドセレクタ１５は、シフタ１３の出力、ラウンド用アダ
ー１４の出力を受ける。ラウンド用アダー１４は整数部
に桁上りか発生し、正規化されていない値を出力する場
合もあるので、ラウンド用アダー１４の出力そのｉｔと
右に１６進１桁シフトし、上位に０を拡張しだものとの
２通りの選択をする。上記３人力の選択信号は正規化ラ
ウンド選択論理回路１８で力えられる。ＯＲゲート２６
は整数部零チェック回路１７の出力とラウンド桁上げ予
知回路２５の出力との論理和をとり、正規化ラウンド選
択論理に出力されるこの信号が１のときラウンド後整数
部か０以外の値であることを示し、指数部への＋１補正
信号３１も発生する。正規化ラウンド選択論理回路１８
にはシフトビット数検出回路１２からの正規化ラウンド
条件信号１９とＯＲケ−１・２６の出力か入力され、正
規化ラウンドセレクタ１５に選択信号を与える。これら
の関係を表２に示す。
路１７の出力と、データ長、すなわち短精度、良精度か
を示す信号２９によってラウンドビット位置を決定する
。その出力論理を表１に示を表 １ ラウンド用アダー１４はレジスタ１１の出力にラウンド
ピットセレクタ２７の出力をだし込み、その演算結果を
正規化ラウンドセレクタ１５に出力する。正規化ラウン
ドセレクタ１５は、シフタ１３の出力、ラウンド用アダ
ー１４の出力を受ける。ラウンド用アダー１４は整数部
に桁上りか発生し、正規化されていない値を出力する場
合もあるので、ラウンド用アダー１４の出力そのｉｔと
右に１６進１桁シフトし、上位に０を拡張しだものとの
２通りの選択をする。上記３人力の選択信号は正規化ラ
ウンド選択論理回路１８で力えられる。ＯＲゲート２６
は整数部零チェック回路１７の出力とラウンド桁上げ予
知回路２５の出力との論理和をとり、正規化ラウンド選
択論理に出力されるこの信号が１のときラウンド後整数
部か０以外の値であることを示し、指数部への＋１補正
信号３１も発生する。正規化ラウンド選択論理回路１８
にはシフトビット数検出回路１２からの正規化ラウンド
条件信号１９とＯＲケ−１・２６の出力か入力され、正
規化ラウンドセレクタ１５に選択信号を与える。これら
の関係を表２に示す。
表 ２
レジスタ１６は正規化ラウンドセレクタ１５で選択され
だ１出力を格納する。
だ１出力を格納する。
以上説明したように、整数部零チェック回路１７、ラウ
ンド桁上げ予知回路２５、ＯＲゲート２６、正規化ラウ
ンド選択論理回路１８を組み込むことによりどのような
中間結果に対しても１フエーズで正規化ラウンド処理さ
れた結果がレジスタ１６に確定する。また正規化やラウ
ンドの処理か必要でない時はシフトビット数検出回路１
２の出力を強制的にＯにする手段を付は加えることによ
って単なるバイパスとすることも可能である。
ンド桁上げ予知回路２５、ＯＲゲート２６、正規化ラウ
ンド選択論理回路１８を組み込むことによりどのような
中間結果に対しても１フエーズで正規化ラウンド処理さ
れた結果がレジスタ１６に確定する。また正規化やラウ
ンドの処理か必要でない時はシフトビット数検出回路１
２の出力を強制的にＯにする手段を付は加えることによ
って単なるバイパスとすることも可能である。
〈効 果〉
この発明によれは浮動小数点演算の正規化、ラウンド処
理を１フエーズで実行することによって全体の処理サイ
クルが削減され、浮動小数点演算の高速化が図れ、パイ
プライン制御が容易になる。
理を１フエーズで実行することによって全体の処理サイ
クルが削減され、浮動小数点演算の高速化が図れ、パイ
プライン制御が容易になる。
第１図は従来の演算処理装置でこの発明と関連する所を
示すブロック図、第２図はこの発明の一実施例を示すブ
ロック図である。 １１：中間結果格納レジスタ、１２：シフトビット数検
出回路、１７：整数部零チェック回路、２５：ラウンド
桁上げ予知回路、１３ニジフタ、１４：ラウンド用アダ
ー、１５：正規化ラウンドセレクタ、１６：ラウンド結
果格納レジスタ、１８：正規化ラウンド選択論理回路、
２７：ラウンドピットセレクタ、２８：ラウンドビット
選択論理回路。 特許出願人 日本電気株式会社 代理人 草野 卓
示すブロック図、第２図はこの発明の一実施例を示すブ
ロック図である。 １１：中間結果格納レジスタ、１２：シフトビット数検
出回路、１７：整数部零チェック回路、２５：ラウンド
桁上げ予知回路、１３ニジフタ、１４：ラウンド用アダ
ー、１５：正規化ラウンドセレクタ、１６：ラウンド結
果格納レジスタ、１８：正規化ラウンド選択論理回路、
２７：ラウンドピットセレクタ、２８：ラウンドビット
選択論理回路。 特許出願人 日本電気株式会社 代理人 草野 卓
Claims (1)
- （１）浮動小数点演算処理装置において、正規化、ラウ
ンド処理前の中間的な演算結果の整数部がＯか否かを判
定する判定手段と、上記演算結果の小数部のピットパタ
ーンから、ラウンド処理後に小数部から整数部へ桁上が
りが生ずるか否かを予知する予知手段と、上記演算結果
の値から正規化のために必要なシフトビット数を決定す
るシフトビット数決定手段と、上記演算結果を上記シフ
トビット数決定手段で与えられたビット数だけシフトし
て正規化を行なうシフト手段と、上記判定手段の出力か
らラウンド値を決定するラウンド値決定手段と、上記演
算結果と上記ラウンド値決定手段で決定されたラウンド
値の間の加算でラウンドを行なう加算手段と、上記シフ
ト手段によるシフト出力と上記加算手段による加算出力
を選択する選択手段と、上記シフトビット数決定手段と
上記判定手段の出力と上記予知手段の出力とから、上記
選択手段への選択信号を生成する選択信号生成手段とか
らなシ、浮動小数点データに対する正規化、ラウンド処
理を実行する演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57194180A JPS5983244A (ja) | 1982-11-04 | 1982-11-04 | 演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57194180A JPS5983244A (ja) | 1982-11-04 | 1982-11-04 | 演算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5983244A true JPS5983244A (ja) | 1984-05-14 |
Family
ID=16320259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57194180A Pending JPS5983244A (ja) | 1982-11-04 | 1982-11-04 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5983244A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02294820A (ja) * | 1989-04-17 | 1990-12-05 | Internatl Business Mach Corp <Ibm> | 浮動小数点数演算処理装置および演算処理方法 |
-
1982
- 1982-11-04 JP JP57194180A patent/JPS5983244A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02294820A (ja) * | 1989-04-17 | 1990-12-05 | Internatl Business Mach Corp <Ibm> | 浮動小数点数演算処理装置および演算処理方法 |
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