JPS6051728B2 - 高速演算処理方式 - Google Patents
高速演算処理方式Info
- Publication number
- JPS6051728B2 JPS6051728B2 JP53068063A JP6806378A JPS6051728B2 JP S6051728 B2 JPS6051728 B2 JP S6051728B2 JP 53068063 A JP53068063 A JP 53068063A JP 6806378 A JP6806378 A JP 6806378A JP S6051728 B2 JPS6051728 B2 JP S6051728B2
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- JP
- Japan
- Prior art keywords
- actual
- operand
- subtract
- processing
- exponent
- Prior art date
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Description
【発明の詳細な説明】
本発明は、高速演算処理方式、特に加減算処理に当つ
て、第１オペランドの指数部の内容および小数部の最上
位桁の値と第２オペランドの指数部の内容および小数部
の最上位桁の値とを抽出して、加減算処理態様を変え、
可能な限ぎり簡単な処理態様によつて演算処理を行なう
ようにした高速演算処理方式に関するものである。
て、第１オペランドの指数部の内容および小数部の最上
位桁の値と第２オペランドの指数部の内容および小数部
の最上位桁の値とを抽出して、加減算処理態様を変え、
可能な限ぎり簡単な処理態様によつて演算処理を行なう
ようにした高速演算処理方式に関するものである。
一般に浮動小数点表現のオペランドは、第１図に示す
如く、サイン・ビットとＲＮで表現される指数部とＲ進
数で表現される小数部とによつて与えられる。
如く、サイン・ビットとＲＮで表現される指数部とＲ進
数で表現される小数部とによつて与えられる。
なお第１図はＲ＝１６の場合を表わしている。このよう
な２つのオペランドを加算（又は減算）する場合、一般
には次の如き手順にしたがつた処理が行なわれる。
な２つのオペランドを加算（又は減算）する場合、一般
には次の如き手順にしたがつた処理が行なわれる。
即ち、（１）第１のオペランド０Ｐ１の指数部の内容Ｅ
ＸＰｌと第２のオペランド０Ｐ２の指数部の内容ＥＸＰ
２とを比較し、その大小とその差とを検出する。
ＸＰｌと第２のオペランド０Ｐ２の指数部の内容ＥＸＰ
２とを比較し、その大小とその差とを検出する。
（２）指数部の内容を比較して小さい側のオペランドの
小数部の内容が右桁送りされる。
小数部の内容が右桁送りされる。
この桁送りは、両者オペランドの指数部の内容が等しく
なるまで行なわれる。そしてこのとき、例えば托進表現
の場合托進数１桁分が桁送りされる毎に指数部に値Ｒｌ
ｊが加算される。この処理をＡＩ．ＩＧＮＭＥＮＴと呼
ぶ。（３）両オペランドのサインが等しい場合、加算処
理時には両者オペランドの小数部の内容を加算する。
なるまで行なわれる。そしてこのとき、例えば托進表現
の場合托進数１桁分が桁送りされる毎に指数部に値Ｒｌ
ｊが加算される。この処理をＡＩ．ＩＧＮＭＥＮＴと呼
ぶ。（３）両オペランドのサインが等しい場合、加算処
理時には両者オペランドの小数部の内容を加算する。
この処理は現実に加算されることからアクチヤル●アン
ドと呼ぶ。サインが異なる場合、第１オペランドの小数
部の内容から第２オペランドの小数部の内容を減算する
。この処理は現実に減算されることからアクチヤル・サ
ブトラクトと呼ぶ。（４） 上記アクチヤル・アンドま
たはアクチヤル・サブトラクトの結果が負数になつた場
合には、正数表現に戻す処理を行なう。
ドと呼ぶ。サインが異なる場合、第１オペランドの小数
部の内容から第２オペランドの小数部の内容を減算する
。この処理は現実に減算されることからアクチヤル・サ
ブトラクトと呼ぶ。（４） 上記アクチヤル・アンドま
たはアクチヤル・サブトラクトの結果が負数になつた場
合には、正数表現に戻す処理を行なう。
この処理をＲＥＣＯＭＰＬＥＭＥＮＴと呼ぶ。
（５）上記結果において桁あふれが生じていれば１桁分
右桁送りが行なわれる。
右桁送りが行なわれる。
また演算後に正規化処理が必要な場合には、演算後正規
化処理（ＰＯＳＴＮＯＲＭＡＬＩＺＥ）を行なう。（６
）減算処理の場合には、上記サインが等しい場合にアク
チヤル・サブトラクトが行なわれ、サインが異なる場合
にアクチヤル・アンドが行なわれることによつて、上記
加算処理の場合と同様に取扱われる。従来、一般に、浮
動小数点表現のオペランドの加減算は上述の如く行なわ
れているが、上記演算処理を実行する前に、演算対象で
あるオペランド相互の関係を抽出することによつて、所
定の関係がある場合には上記処理のうちの１部の処理を
省略することができる。
化処理（ＰＯＳＴＮＯＲＭＡＬＩＺＥ）を行なう。（６
）減算処理の場合には、上記サインが等しい場合にアク
チヤル・サブトラクトが行なわれ、サインが異なる場合
にアクチヤル・アンドが行なわれることによつて、上記
加算処理の場合と同様に取扱われる。従来、一般に、浮
動小数点表現のオペランドの加減算は上述の如く行なわ
れているが、上記演算処理を実行する前に、演算対象で
あるオペランド相互の関係を抽出することによつて、所
定の関係がある場合には上記処理のうちの１部の処理を
省略することができる。
本発明は、上記の点を解決することを目的としており、
可能な限ぎり高速度で演算を行ない得るようにすること
を目的としている。
可能な限ぎり高速度で演算を行ない得るようにすること
を目的としている。
そしてそのため、本発明の高速演算処理方式はサイン・
ビットとＲＮで表現される指数部とＲ進数て表現される
小数部とを有するオペランドを加算または減算する演算
処理装置において、第１オペランドの指数部の内容ＥＸ
Ｐｌおよび第２オペランドの指数部の内容ＥＸＰ２が供
給されて両者内容間の大小関係をチェックする指数比較
回路と、演算命令のオペレーション・コードおよび第１
オペランドのサイン●ビットおよび第２オペランドのサ
イン・ビットが供給されてアクチヤル・アンドまたはア
クチヤル・サブトラクトのいずれかを判定するアクチヤ
ル●アンド又はアクチヤル・サブトラクト検出回路と、
上記指数比較回路からの出力および上記アクチヤル・ア
ンド又はアクチヤル・サブトラクト検出回路からの出力
および第１オペランドの小数部の最上位置０ｇＲビット
以上の桁の値×１および第２オペランドの小数部の最上
位置０ｇＲビット以上の桁の値×２が供給されて演算処
理装置内制御信号出力を生成する桁演算回路ユニットと
を少なくとも有する桁演算回路をもうけてなり、当該桁
演算回路が、上記第１オペランドと上記第２オペランド
とをアクチヤル◆アンドまたはアクチヤル・サブトラク
トが行なわれる際に、桁シフト処理あるいは正規化処理
あるいは補数化処理を必要とする態様と必要としない態
様と必要とするか否か不定の態様のいずれかを、上記ア
クチヤル・ｊアンドまたはアクチヤル●サブトラクトを
実行する前に決定し、該アクチヤル・アンドまたはアク
チヤル・サブトラクト処理の演算処理態様を変更せしめ
る上記制御信号出力を発するようにしたことを特徴とし
ている。以下第２図以降の図面を参・照しつつ説明する
。第２図はアクチヤル・アンドを行なう場合を説明する
説明図、第３図はアクチヤル・サブトラクトを行なう場
合を説明する説明図、第４図は本発明による加減算処理
の一実施例フローチャート、）第５図はアクチヤル・ア
ンドを行なう場合の処理タイム・チャート、第６図はア
クチヤル・サブトラクトを行なう場合の処理タイム・チ
ャート、第７図は本発明による加減算処理に関する一実
施例遷移図、第８図は本発明による演算装置の一実施例
構成、第９図は第８図に示す桁演算回路の一実施例構成
を示す。
ビットとＲＮで表現される指数部とＲ進数て表現される
小数部とを有するオペランドを加算または減算する演算
処理装置において、第１オペランドの指数部の内容ＥＸ
Ｐｌおよび第２オペランドの指数部の内容ＥＸＰ２が供
給されて両者内容間の大小関係をチェックする指数比較
回路と、演算命令のオペレーション・コードおよび第１
オペランドのサイン●ビットおよび第２オペランドのサ
イン・ビットが供給されてアクチヤル・アンドまたはア
クチヤル・サブトラクトのいずれかを判定するアクチヤ
ル●アンド又はアクチヤル・サブトラクト検出回路と、
上記指数比較回路からの出力および上記アクチヤル・ア
ンド又はアクチヤル・サブトラクト検出回路からの出力
および第１オペランドの小数部の最上位置０ｇＲビット
以上の桁の値×１および第２オペランドの小数部の最上
位置０ｇＲビット以上の桁の値×２が供給されて演算処
理装置内制御信号出力を生成する桁演算回路ユニットと
を少なくとも有する桁演算回路をもうけてなり、当該桁
演算回路が、上記第１オペランドと上記第２オペランド
とをアクチヤル◆アンドまたはアクチヤル・サブトラク
トが行なわれる際に、桁シフト処理あるいは正規化処理
あるいは補数化処理を必要とする態様と必要としない態
様と必要とするか否か不定の態様のいずれかを、上記ア
クチヤル・ｊアンドまたはアクチヤル●サブトラクトを
実行する前に決定し、該アクチヤル・アンドまたはアク
チヤル・サブトラクト処理の演算処理態様を変更せしめ
る上記制御信号出力を発するようにしたことを特徴とし
ている。以下第２図以降の図面を参・照しつつ説明する
。第２図はアクチヤル・アンドを行なう場合を説明する
説明図、第３図はアクチヤル・サブトラクトを行なう場
合を説明する説明図、第４図は本発明による加減算処理
の一実施例フローチャート、）第５図はアクチヤル・ア
ンドを行なう場合の処理タイム・チャート、第６図はア
クチヤル・サブトラクトを行なう場合の処理タイム・チ
ャート、第７図は本発明による加減算処理に関する一実
施例遷移図、第８図は本発明による演算装置の一実施例
構成、第９図は第８図に示す桁演算回路の一実施例構成
を示す。
今第１図に示す如きオペランドの小数部が托進表現で与
えられているものとする。
えられているものとする。
このようなオペランド０Ｐ１と０Ｐ２とを加算または減
算するものとし、アクチヤル・アンドが行なわれる場合
、次のことが判る。即ち、両オペランドの指数合わせが
実質上行なわれた後を考えて、（Ａ−１） 両オペラン
ドの小数部の最上位桁（托進表現の場合４ビット分）以
上のビットを対比し、第２図図示Ａ１領域にある楊合、
アクチヤル・アンドを行なつた結果には、必らず桁あふ
れを生ずる。
算するものとし、アクチヤル・アンドが行なわれる場合
、次のことが判る。即ち、両オペランドの指数合わせが
実質上行なわれた後を考えて、（Ａ−１） 両オペラン
ドの小数部の最上位桁（托進表現の場合４ビット分）以
上のビットを対比し、第２図図示Ａ１領域にある楊合、
アクチヤル・アンドを行なつた結果には、必らず桁あふ
れを生ずる。
したがつて該桁あふれに対応して、アクチヤル・アンド
の後に１桁分右桁送り処理を必要とする。（Ａ−２）
第２図図示Ａ２領域にある場合、アクチヤル●アンドを
行なつた結果には、桁あふれを生ずることはなく、その
ままて結果のオペランドの小数部の値となる。
の後に１桁分右桁送り処理を必要とする。（Ａ−２）
第２図図示Ａ２領域にある場合、アクチヤル●アンドを
行なつた結果には、桁あふれを生ずることはなく、その
ままて結果のオペランドの小数部の値となる。
（Ａ−３） 第２図図示Ａ３領域にある場合、アクチヤ
ル・アンドを行なつた結果に桁あふれが生するか否かは
、当該最上位桁のみからは判定できない。
ル・アンドを行なつた結果に桁あふれが生するか否かは
、当該最上位桁のみからは判定できない。
このため、現実にアクチヤル・アンド処理を行なつた上
で上記ＰＯＳＴＮＯＲＭＡＬＩＺＥ処理を行なう必要が
ある。
で上記ＰＯＳＴＮＯＲＭＡＬＩＺＥ処理を行なう必要が
ある。
（Ｓ−１） 第３図図示Ｓ１領域にある場合、アクチヤ
ル・サブトラクトを行なつた結果では、 （０Ｐ１）
−（０Ｐ２）〉０となり、必らず正の値が残り、そのま
まで結果のオペランドの小数部の値となる。
ル・サブトラクトを行なつた結果では、 （０Ｐ１）
−（０Ｐ２）〉０となり、必らず正の値が残り、そのま
まで結果のオペランドの小数部の値となる。
（Ｓ−２） 第３図図示Ｓ２領域にある場合、アクチヤ
ル・サブトラクトを行なつた結果では （０Ｐ１）−
（０Ｐ２）〈０となり、必らず負の値が残る。
ル・サブトラクトを行なつた結果では （０Ｐ１）−
（０Ｐ２）〈０となり、必らず負の値が残る。
したがつて、アクチヤル・サブトラクトを行なつた後に
該結果一の小数部を正値表現に書直す必要が生ずる。即
ちＲＥＣＯＭＰＬＥＭＥＮＴ処理を行なう必要が生ずる
。（Ｓ−３） 第３図図示Ｓ３領域にある場合、アクチ
ヤル・サブトラクトを行なつた結果が正値−となるか負
値となるか更にＰＯＳＴＮＯＲＭＡＬｌＺＥ処理を必要
とするか否かは、当該最上位桁のみからは判定できない
。
該結果一の小数部を正値表現に書直す必要が生ずる。即
ちＲＥＣＯＭＰＬＥＭＥＮＴ処理を行なう必要が生ずる
。（Ｓ−３） 第３図図示Ｓ３領域にある場合、アクチ
ヤル・サブトラクトを行なつた結果が正値−となるか負
値となるか更にＰＯＳＴＮＯＲＭＡＬｌＺＥ処理を必要
とするか否かは、当該最上位桁のみからは判定できない
。
このため、現実にアクチヤル●サブトラクト処理を行な
つた後に該結果にもとずいてＲＥＣＯＭＰＬＥＭＥＮＴ
処理やＰＯＳＴＮＯＲＭＡＬワＥ処理を行なう必要が生
ずる。
つた後に該結果にもとずいてＲＥＣＯＭＰＬＥＭＥＮＴ
処理やＰＯＳＴＮＯＲＭＡＬワＥ処理を行なう必要が生
ずる。
第２図、第３図を見るとき、第１オペランドの指数部の
内容ＥＸＰｌが第２オペランドの指数部の内容ＥＸＰ２
より小さいときには、第１オペランドの小数部の最上位
桁の値にかかわらず、第１オペランドの小数部の最上位
桁が゜゜０゛であるとして、図を見れば、実質的に桁合
わせ処理が行な”われた後の両オペランドの小数部最上
位桁の対比となる。またＥＸＰ２がＥＸＰｌより小さい
ときには第２オペランドの小数部の最上位桁が“０゛で
あるとして図を見ればよい。
内容ＥＸＰｌが第２オペランドの指数部の内容ＥＸＰ２
より小さいときには、第１オペランドの小数部の最上位
桁の値にかかわらず、第１オペランドの小数部の最上位
桁が゜゜０゛であるとして、図を見れば、実質的に桁合
わせ処理が行な”われた後の両オペランドの小数部最上
位桁の対比となる。またＥＸＰ２がＥＸＰｌより小さい
ときには第２オペランドの小数部の最上位桁が“０゛で
あるとして図を見ればよい。
第４図は上記の結論にもとずいて加減算処理を行なう場
合の一実施例フローチャートを示している。
合の一実施例フローチャートを示している。
即ち、（７）第４図図示処理Ａによつて、第１オペラン
ド０Ｐ１の指数部の内容ＥＸＰｌと第２オペランド０Ｐ
２の指数部の内容ＥＸＰ２とを比較する。
ド０Ｐ１の指数部の内容ＥＸＰｌと第２オペランド０Ｐ
２の指数部の内容ＥＸＰ２とを比較する。
（８）そして等しくない場合、処理ＢによつてＡＬ，Ｉ
ＧＮＭＥＮＴ処理が行なわれ、桁合わせされる。（９）
実質的に桁合わせ処理が行なわれた後における両オペラ
ンドの小数部の最上位桁を対比するとき、上記領域条件
Ａｌ，Ａ２，Ａ３，Ｓｌ，Ｓ２，Ｓ３のいずれか１つの
みが論理ｒ１ョとなる。
ＧＮＭＥＮＴ処理が行なわれ、桁合わせされる。（９）
実質的に桁合わせ処理が行なわれた後における両オペラ
ンドの小数部の最上位桁を対比するとき、上記領域条件
Ａｌ，Ａ２，Ａ３，Ｓｌ，Ｓ２，Ｓ３のいずれか１つの
みが論理ｒ１ョとなる。
この領域条件にもとづいて、次の如く最終結果を得る。
（１０）即ち、Ａ１＝１の場合、上記（Ａ−１）に述べ
た如く１桁分右桁送り処理を行なう。
（１０）即ち、Ａ１＝１の場合、上記（Ａ−１）に述べ
た如く１桁分右桁送り処理を行なう。
（１１）Ａ２＝１の場合、上記（Ａ−２）に述べた如く
そのまま結果を得る。
そのまま結果を得る。
（１２）Ａ３＝１の場合、上記（Ａ−３）に述べた如く
、ＰＯＳＴＮＯＲＭＡＬＩＺＥ処理を行なう。
、ＰＯＳＴＮＯＲＭＡＬＩＺＥ処理を行なう。
（１３）Ｓ１＝１の場合、上記（Ｓ−１）に述べた如く
そのまま結果を得る。（１４）Ｓ２＝１の場合、上記（
Ｓ−２）に述べた如く、ＲＥＣＯＭＰＬＥＭＥＮＴ処理
を行なう。
そのまま結果を得る。（１４）Ｓ２＝１の場合、上記（
Ｓ−２）に述べた如く、ＲＥＣＯＭＰＬＥＭＥＮＴ処理
を行なう。
（１５）Ｓ３＝１の場合、上記（Ｓ−３）に述べた如く
、アクチヤル・サブトラクトを行なつた結果によつて処
理が変わる。即ち、結果が負値となつている場合、ＲＥ
ＣＯＭＰＬＥＭＥＮＴ処理を行なった上でＰＯＳＴＮＯ
ＲＭＡｌ．Ｉ圧処理を行ない、結果が正値となつている
場合、ＰＯＳＴＮＯＲＭＡＬワＥ処理を行なう。第５図
および第６図は夫々アクチヤル・アンドおよびアクチヤ
ル・サブトラクトを行なう場合の処理タイム・チャート
を示している。
、アクチヤル・サブトラクトを行なつた結果によつて処
理が変わる。即ち、結果が負値となつている場合、ＲＥ
ＣＯＭＰＬＥＭＥＮＴ処理を行なった上でＰＯＳＴＮＯ
ＲＭＡｌ．Ｉ圧処理を行ない、結果が正値となつている
場合、ＰＯＳＴＮＯＲＭＡＬワＥ処理を行なう。第５図
および第６図は夫々アクチヤル・アンドおよびアクチヤ
ル・サブトラクトを行なう場合の処理タイム・チャート
を示している。
例えばアクチヤル・アンドを行なう場合であつて、両オ
ペランドの指数部の内容からが抽出され、，かつ上記領
域条件Ａ１＝１の場合、第５図最上部に示す如く、（１
）オペランド・ロード、（Ｉｉ）アクチヤル・アンド、
（ＩｉＯｌ桁分右桁送り（ＳＨＩＦＴ（４ビット）ＲＩ
ＧＨＴ）の処理が計３サイクルで実行される。
ペランドの指数部の内容からが抽出され、，かつ上記領
域条件Ａ１＝１の場合、第５図最上部に示す如く、（１
）オペランド・ロード、（Ｉｉ）アクチヤル・アンド、
（ＩｉＯｌ桁分右桁送り（ＳＨＩＦＴ（４ビット）ＲＩ
ＧＨＴ）の処理が計３サイクルで実行される。
またアクチヤル・アンドを行なう楊合であつて、なる条
件のもとでは、（１）オペランド・ロード、（Ｉｉ）ア
クチヤル・アンド、（１１１）ＰＯＳＴＮＯＲＭＡＬＩ
ＺＥ処理のためのビット シフト量のカウント（ＣＯＵ
ＮＴ）、（Ｉｖ）該カウントに対応した左シフトの各処
理が計４サイクルで実行される。
件のもとでは、（１）オペランド・ロード、（Ｉｉ）ア
クチヤル・アンド、（１１１）ＰＯＳＴＮＯＲＭＡＬＩ
ＺＥ処理のためのビット シフト量のカウント（ＣＯＵ
ＮＴ）、（Ｉｖ）該カウントに対応した左シフトの各処
理が計４サイクルで実行される。
その他の条件の場合についての説明は省略するが、それ
らの各処理については第４図と対比することによつて容
易に理解されよう。なお第５図および第６図に示すＰＲ
ＥＳＨＩＦＴは上述のＡＬＩＧＮＭＥＮＴ処理に対応す
るものと考えてよい。第７図は、第４図または第５図に
示した処理を実行する一実施例遷移図を示している。
らの各処理については第４図と対比することによつて容
易に理解されよう。なお第５図および第６図に示すＰＲ
ＥＳＨＩＦＴは上述のＡＬＩＧＮＭＥＮＴ処理に対応す
るものと考えてよい。第７図は、第４図または第５図に
示した処理を実行する一実施例遷移図を示している。
図中の符号ＬＵＣＫは第７図を参照して後述するロジカ
ル・ユニット・チェック部、ＳＨはシフタ、ＣＰＡは加
算器を表わしている。そして＃１ないし＃７は遷移状態
を表わしている。＃１状態においては、ＬＵＣＫによつ
てオペランド・ロードが行なわれる。
ル・ユニット・チェック部、ＳＨはシフタ、ＣＰＡは加
算器を表わしている。そして＃１ないし＃７は遷移状態
を表わしている。＃１状態においては、ＬＵＣＫによつ
てオペランド・ロードが行なわれる。
＃２状態においては、ＳＨとＣＰＡとによってＡｌ．Ｉ
ＧＮＭＥＮＴやＡＤＤ／ＳＵＢが行なわれる。＃３状態
においては、ＣＰＡによつてＡＤＤ／ＳＵＢが行なわれ
る。＃４状態においては、ＬＵＣＫとＣＰＡとによつて
ＣＯＵＮＴやＲＥＣＯＭＰＬＥＭＥＮＴが行なわれる。
＃５状態においてはＬＵＣＫによつてＣＯＵＮＴが行な
われる。＃６状態においては、ＳＨによつてＰＯＳＴＮ
ＯＲＩＶＡＬＩＺＥが行なわれる。また＃７状態におい
てはＣＰＡによってＲＥＣＯＭＰＬＥＭＥＮＴが行なわ
れる。＃１，＃２，＃７、ＦＩＮを通る処理は、第５，
６図図示処理７に対応する。
ＧＮＭＥＮＴやＡＤＤ／ＳＵＢが行なわれる。＃３状態
においては、ＣＰＡによつてＡＤＤ／ＳＵＢが行なわれ
る。＃４状態においては、ＬＵＣＫとＣＰＡとによつて
ＣＯＵＮＴやＲＥＣＯＭＰＬＥＭＥＮＴが行なわれる。
＃５状態においてはＬＵＣＫによつてＣＯＵＮＴが行な
われる。＃６状態においては、ＳＨによつてＰＯＳＴＮ
ＯＲＩＶＡＬＩＺＥが行なわれる。また＃７状態におい
てはＣＰＡによってＲＥＣＯＭＰＬＥＭＥＮＴが行なわ
れる。＃１，＃２，＃７、ＦＩＮを通る処理は、第５，
６図図示処理７に対応する。
＃１，＃２，＃３，＃７、ＦＩＮを通る処理は、第５，
６図図示処理Ｏに対応する。＃１，＃２，＃３、ＦＩＮ
を通る処理は、第５，６図図示４と９とに対応する。＃
１，＃２，＃３，＃５，＃６、ＦＩＮを通る処理は、第
５，６図図示処理５に対応する。＃１，＃２，＃３，＃
４，＃６、ＦＩＮを通る処理は、第５，６図図示処理◎
の一方に対応する。＃１，＃２，＃３，＃４，＃５，＃
６、ＦＩＮを通る処理は、第５，６図図示処理◎の他方
に対応する。＃１，＃２，＃４，＃６、ＦＩＮを通る処
理は、第５，６図図示処理８の一方に対応する。＃１，
＃２，＃４，＃５，＃６、ＦＩＮを通る処理は、第５，
６図図示処理８の他方に対応する。＃１，＃２，＃５，
＃６、ＦＩＮを通る処理は、第５，６図図示の処理３に
対応する。＃１，＃２，＃６、ＦＩＮを通る処理は、第
５，６図図示の処理１と２と６とに対応する。第８図は
本発明による演算装置の一実施例構成を示し、第９図は
第８図に示す桁演算回路の一実施例構成を示す。
６図図示処理Ｏに対応する。＃１，＃２，＃３、ＦＩＮ
を通る処理は、第５，６図図示４と９とに対応する。＃
１，＃２，＃３，＃５，＃６、ＦＩＮを通る処理は、第
５，６図図示処理５に対応する。＃１，＃２，＃３，＃
４，＃６、ＦＩＮを通る処理は、第５，６図図示処理◎
の一方に対応する。＃１，＃２，＃３，＃４，＃５，＃
６、ＦＩＮを通る処理は、第５，６図図示処理◎の他方
に対応する。＃１，＃２，＃４，＃６、ＦＩＮを通る処
理は、第５，６図図示処理８の一方に対応する。＃１，
＃２，＃４，＃５，＃６、ＦＩＮを通る処理は、第５，
６図図示処理８の他方に対応する。＃１，＃２，＃５，
＃６、ＦＩＮを通る処理は、第５，６図図示の処理３に
対応する。＃１，＃２，＃６、ＦＩＮを通る処理は、第
５，６図図示の処理１と２と６とに対応する。第８図は
本発明による演算装置の一実施例構成を示し、第９図は
第８図に示す桁演算回路の一実施例構成を示す。
図中、１はロジカル・ユニット・チェック回路部（ＬＵ
ＣＫ）でありオペランドをロードしたりカウント動作を
行なつたりするもの、２は桁演算回路であつて第９図に
示す構成をもつもの、３はレジスタ、４はシフト量レジ
スタ（ＳＡＲ）、５はデルタ・エクスポーネント・レジ
スタ（ＤＥ）、６はシフタ、７は加算器、８はバイト加
算器、９は乗算器、１０は出力レジスタ、１１，１２は
バスを表わす。また１３は指数比較回゛路、１４は桁演
算回路ユニット、１５はアクチヤル・アンド又はアクチ
ヤル・サブトラクト検出回路を表わしている。ＬＵＣＫ
ｌは２つのオペランド０Ｐ１，０Ｐ２や演算途中結果を
受取り、それらをレジスタ３にセットする。
ＣＫ）でありオペランドをロードしたりカウント動作を
行なつたりするもの、２は桁演算回路であつて第９図に
示す構成をもつもの、３はレジスタ、４はシフト量レジ
スタ（ＳＡＲ）、５はデルタ・エクスポーネント・レジ
スタ（ＤＥ）、６はシフタ、７は加算器、８はバイト加
算器、９は乗算器、１０は出力レジスタ、１１，１２は
バスを表わす。また１３は指数比較回゛路、１４は桁演
算回路ユニット、１５はアクチヤル・アンド又はアクチ
ヤル・サブトラクト検出回路を表わしている。ＬＵＣＫ
ｌは２つのオペランド０Ｐ１，０Ｐ２や演算途中結果を
受取り、それらをレジスタ３にセットする。
このとき、上記ＡＬＩＧＮＭＥＮＴ処理などのためのシ
フト必要量を検出してレジスタ４にセットすると共に、
該シフト必要量についてのＲ２ョの補数をとりレジスタ
５にセットする。なおレジスタ５にシフト必要量の１２
Ｊの補数をセ）ツトしておく理由は、上記ＡＬＩＧＮＭ
ＥＮＴ処理などによる正規化を行なつたとき、元の指数
部の内容にレジスタ５の内容を加算すれば正規化後の正
しい指数部の内容が得られることから、そのための準備
を行なうものと考えてよい。シフタ６は上記ＡＬＩＧＮ
ＭＥＮＴ処理やＰＯＳＴＮＯＲＭＡＬＩＺＥ処理その他
のためにデータをシフトするために用いられる。そして
該シフト量はレジスタ４の内容によつて指示される。加
算器７は２つのオペランドに対して上記アクチヤル●ア
ンドやアクチヤル◆サブトラクトを行なう。
フト必要量を検出してレジスタ４にセットすると共に、
該シフト必要量についてのＲ２ョの補数をとりレジスタ
５にセットする。なおレジスタ５にシフト必要量の１２
Ｊの補数をセ）ツトしておく理由は、上記ＡＬＩＧＮＭ
ＥＮＴ処理などによる正規化を行なつたとき、元の指数
部の内容にレジスタ５の内容を加算すれば正規化後の正
しい指数部の内容が得られることから、そのための準備
を行なうものと考えてよい。シフタ６は上記ＡＬＩＧＮ
ＭＥＮＴ処理やＰＯＳＴＮＯＲＭＡＬＩＺＥ処理その他
のためにデータをシフトするために用いられる。そして
該シフト量はレジスタ４の内容によつて指示される。加
算器７は２つのオペランドに対して上記アクチヤル●ア
ンドやアクチヤル◆サブトラクトを行なう。
またバイト加算器８は、１バイト単位の加算器であつて
、上述のレジスタ５の内容と元の指数部の内容との加算
処理などを行なう。桁演算回路４は、第９図を参照して
後述する如く、上述の領域条件Ａｌ，Ａ２，Ａ３，Ｓｌ
，Ｓ２，Ｓ３に対応した信号を生成する。更に図中に乗
算器９が示されているが、本願発明の処理に直接関連し
ない。上記桁演算回路２は、第９図に示す如く、指数比
較回路１３と桁演算回路ユニット１４と検出回路１５と
をもつている。
、上述のレジスタ５の内容と元の指数部の内容との加算
処理などを行なう。桁演算回路４は、第９図を参照して
後述する如く、上述の領域条件Ａｌ，Ａ２，Ａ３，Ｓｌ
，Ｓ２，Ｓ３に対応した信号を生成する。更に図中に乗
算器９が示されているが、本願発明の処理に直接関連し
ない。上記桁演算回路２は、第９図に示す如く、指数比
較回路１３と桁演算回路ユニット１４と検出回路１５と
をもつている。
第１オペランド０Ｐ１や０Ｐ２がＬＵＣＫｌにセットさ
れたとき、指数比較回路１３は、両オペランドの指数部
の内容ＥＸＰｌとＥＸＰ２とを比較して桁演算回路ユニ
ット１４に対して、ＥＸＰｌ＝ＥＸＰ２又はＥＸＰｌ〉
ＥＸＰ２又はＥＸＰｌくＥＸＰ２のいずれかを指示する
。一方、検出回路１５は、加算又は減算で与えられる演
算命令を受取り、第１オペランド０Ｐ１のサイン・ビッ
トと第２オペランド０Ｐ２のサイン・ビットとにもとつ
いて、アクチヤル・アンド又はアクチヤル◆サブトラク
トのいずれかを桁演算回路ユニット１４に対して指示す
る。桁演算回路ユニット１４は、上記回路１３および１
５からの夫々の指示を受取り、一方第１オペランド０Ｐ
１の小数部最上位桁の値×１と第２オペランド０Ｐ２の
小数部最上位桁の値×２とを受取つて、上記第２図また
は第３図に関連して示した対応をとつて信号Ａｌ，Ａ２
，Ａ３，Ｓｌ，Ｓ２，Ｓ３のいずれかを生成する。これ
らの信号は、第８図において省略したが各構成回路に対
するゲートを制御するために用いられる。第１オペラン
ド０Ｐ１と第２オペランド０Ｐ２とが与えられたときの
加減算処理は、第７図図示の遷移図から容易に理解され
る。
れたとき、指数比較回路１３は、両オペランドの指数部
の内容ＥＸＰｌとＥＸＰ２とを比較して桁演算回路ユニ
ット１４に対して、ＥＸＰｌ＝ＥＸＰ２又はＥＸＰｌ〉
ＥＸＰ２又はＥＸＰｌくＥＸＰ２のいずれかを指示する
。一方、検出回路１５は、加算又は減算で与えられる演
算命令を受取り、第１オペランド０Ｐ１のサイン・ビッ
トと第２オペランド０Ｐ２のサイン・ビットとにもとつ
いて、アクチヤル・アンド又はアクチヤル◆サブトラク
トのいずれかを桁演算回路ユニット１４に対して指示す
る。桁演算回路ユニット１４は、上記回路１３および１
５からの夫々の指示を受取り、一方第１オペランド０Ｐ
１の小数部最上位桁の値×１と第２オペランド０Ｐ２の
小数部最上位桁の値×２とを受取つて、上記第２図また
は第３図に関連して示した対応をとつて信号Ａｌ，Ａ２
，Ａ３，Ｓｌ，Ｓ２，Ｓ３のいずれかを生成する。これ
らの信号は、第８図において省略したが各構成回路に対
するゲートを制御するために用いられる。第１オペラン
ド０Ｐ１と第２オペランド０Ｐ２とが与えられたときの
加減算処理は、第７図図示の遷移図から容易に理解され
る。
例えば＃１，＃２，＃７、ＦＩＮを通る処理の場合、次
のように処理される。即ち、（１６）最初ＬＵＣＫｌに
両オペランド０Ｐ１と０Ｐ２とがロードされたとき、桁
演算回路２はを判定する。
のように処理される。即ち、（１６）最初ＬＵＣＫｌに
両オペランド０Ｐ１と０Ｐ２とがロードされたとき、桁
演算回路２はを判定する。
（１７）このときＥＸＰｌ＝ＥＸＰ２であることから、
レジスタ４にはシフト量はセットされない。
レジスタ４にはシフト量はセットされない。
またレジスタ５にも補数はセットされない。（１８）Ｌ
ＵＣＫｌは両オペランドをレジスタ３にセットする。
ＵＣＫｌは両オペランドをレジスタ３にセットする。
このとき、上記条件式（１）が与えられていることから
、加算器７によつてアクチヤル・サブトラクトが行なわ
れ、その結果バス１１を介して再びレジスタ３にセット
される。（１９）次いで再び加算器７によつてＲＥＣＯ
ＭＰＬＥＭＥＮＴ処理を行なつた上で、最終結果を出力
レジスタ１０にセットする。以上説明した如く、本発明
によれば、アクチヤル・アンドあるいはアクチヤル・サ
ブトラクトを行なうに先立つて、ＥＸＰｌとＥＸＰ２と
の関係や×１と×２との関係を抽出して、可能な限ぎり
、最短ルートで最終結果を得るようにする。
、加算器７によつてアクチヤル・サブトラクトが行なわ
れ、その結果バス１１を介して再びレジスタ３にセット
される。（１９）次いで再び加算器７によつてＲＥＣＯ
ＭＰＬＥＭＥＮＴ処理を行なつた上で、最終結果を出力
レジスタ１０にセットする。以上説明した如く、本発明
によれば、アクチヤル・アンドあるいはアクチヤル・サ
ブトラクトを行なうに先立つて、ＥＸＰｌとＥＸＰ２と
の関係や×１と×２との関係を抽出して、可能な限ぎり
、最短ルートで最終結果を得るようにする。
この結果加減算処理を最も短い場合に３サイクルて済ま
すことができる。なお、上記説明において、領域条件を
抽出するに当つて、例えば托進表示の場合に最上位４ビ
ットを用いるようにしたが、本発明はそれに限られるこ
となく４ビット以上のビット数を用いればよく、好まし
くは４ビット、８ビット、・・の如く４ビットの倍数で
与えられるビット数を用いることができる。
すことができる。なお、上記説明において、領域条件を
抽出するに当つて、例えば托進表示の場合に最上位４ビ
ットを用いるようにしたが、本発明はそれに限られるこ
となく４ビット以上のビット数を用いればよく、好まし
くは４ビット、８ビット、・・の如く４ビットの倍数で
与えられるビット数を用いることができる。
第１図はオペランドのビット構成の一例を示す。
Claims (1)
- 【特許請求の範囲】 １ サイン・ビットとＲ＾Ｎで表現される指数部とＲ進
数で表現される小数部とを有するオペランドを加算また
は減算する演算処理装置において、第１オペランドの指
数部の内容ＥＸＰ１および第２オペランドの指数部の内
容ＥＸＰ２が供給されて両者内容間の大小関係をチェッ
クする指数比較回路と、演算命令のオペレーション・コ
ードおよび第１オペランドのサイン・ビットおよび第２
オペランドのサイン・ビットが供給されてアクチヤル・
アツドまたはアクチヤル・サブトラクトのいずれかを判
定するアクチヤル・アツド又はアクチヤル・サブトラク
ト検出回路と、上記指数比較回路からの出力および上記
アクチヤル・アツド又はアクチヤル・サブトラクト検出
回路からの出力および第１オペランドの小数部の最上位
ｌｏｇ＿２Ｒビット以上の桁の値×１および第２オペラ
ンドの小数部の最上位ｌｏｇ＿２Ｒビット以上の桁の値
×２が供給されて演算処理装置内制御信号出力を生成す
る桁演算回路ユニットとを少なくとも有する桁演算回路
をもうけてなり、当該桁演算回路が、上記第１オペラン
ドと上記第２オペランドとをアクチヤル・アツドまたは
アクチヤル・サブトラクトが行なわれる際に、桁シフト
処理あるいは正規化処理あるいは補数化処理を必要とす
る態様と必要としない態様と必要とするか否か不定の態
様とのいずれかを、上記アクチヤル・アツドまたはアク
チヤル・サブトラクトを実行する前に決定し、該アクチ
ヤル・アツドまたはアクチヤル・サブトラクト処理の演
算処理態様を変更せしめる上記制御信号出力を発するよ
うにしたことを特徴とする高速演算処理方式。 ２ 上記演算処理態様は、上記指数部の内容ＥＸＰ１と
ＥＸＰ２とにもとづいて、修飾されることを特徴とする
特許請求の範囲第１項記載の高速演算処理方式。 ３ 上記最上位ｌｏｇ＿２Ｒビット以上の桁は、ｌｏｇ
＿２Ｒビットの倍数で与えられるビットをもつて抽出さ
れることを特徴とする特許請求の範囲第１項または第２
項記載の高速演算処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53068063A JPS6051728B2 (ja) | 1978-06-06 | 1978-06-06 | 高速演算処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53068063A JPS6051728B2 (ja) | 1978-06-06 | 1978-06-06 | 高速演算処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54158830A JPS54158830A (en) | 1979-12-15 |
| JPS6051728B2 true JPS6051728B2 (ja) | 1985-11-15 |
Family
ID=13362941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53068063A Expired JPS6051728B2 (ja) | 1978-06-06 | 1978-06-06 | 高速演算処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6051728B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6225389U (ja) * | 1985-07-30 | 1987-02-16 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56105539A (en) * | 1980-01-28 | 1981-08-22 | Kokusai Denshin Denwa Co Ltd <Kdd> | Adder of pcm signal |
| JPS595346A (ja) * | 1982-06-30 | 1984-01-12 | Fujitsu Ltd | 演算制御方式 |
| JPS6312025A (ja) * | 1987-02-06 | 1988-01-19 | Hitachi Ltd | 加減算装置 |
| JPS62187933A (ja) * | 1987-02-06 | 1987-08-17 | Hitachi Ltd | 加減算装置 |
| JPS6353138U (ja) * | 1987-09-02 | 1988-04-09 | ||
| JPS63171842U (ja) * | 1988-01-20 | 1988-11-08 |
-
1978
- 1978-06-06 JP JP53068063A patent/JPS6051728B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6225389U (ja) * | 1985-07-30 | 1987-02-16 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54158830A (en) | 1979-12-15 |
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