JPS5971199A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は集積回路化された半導体メモリ装置に係り、特
に正規のメモリセルが不具合な場合に予備のメモリセル
に切換設定して救済し得る冗長性機能を持つメモリ装置
に関する。

〔発明の技術的背景〕

彫・近、半導体メモリ装置にあってけ、正規のメモリセ
ルと予備のメモリセルを予め形成しておき、製造時に正
規のメモリセル内に不具合があった場合には、この不良
メモリセル部分を予備のメモリセルに置き俟えて使用す
るように設定可能な冗長性機能を持ったものが多くなっ
ている。これは、正規のメモリセル内にわずか１ビツト
の不良セルがあってもメモリ全率としては不具合であり
、このようなメモリ装置は不良品として捨てらｎている
。しかし、メモリ容量が増大するのに伴ない、不良セル
が発生する確率に高くなってきておシ、不良が発生して
いるメモリ装置を捨ててしまうのでは製品のコストが極
めて高価なものとなってしまう。したかっ　。

て、全体の歩留りの向上のために、予備のメモリセル會
形成しておき、正規のメモリセルの一部が不良の場合に
、これを予備のメモリセルに切換えて使うように設定し
ておく方法が採用されてきたのである。

第１図は、上述したように正規のメモリセル１および予
備のメモリセル２が形成された半導体メモリ装置の主要
部を示している。３はアドレスデータ入力ａｔ（１−０
〜ｎ）が与えらｎるアトＬ／１．バッファであり、この
アドレスバッファ３からは前記アドレスデータ入力８１
と同相および逆相（ｆｆ転転成ベルの一対のアドレスデ
ータＡｔ　ｌＡ１が出力されて正規のテコータ“４およ
び予備のデコーダ５に与えられる。上記正規のデコーダ
４のデコード出力は前記正規のメモリセル１に与えられ
、このデコード出力により正規のメモリセル１内の１つ
のメモリセル（１ビツト出力タイ１のメモリ装置の場合
］あるいは複数のメモリセル（たとえば８ビツト出力タ
イプのメモリ装置の場合）が選択され、こののち上記選
択されたメモリセルにデータが記憶さｎ、たＱｌあるい
はデータが絖み出さｎたりする。

また、上記正規のデコーダ４は、予備のデコーダ５から
の出力によって、そのデコード動作が制御される（禁止
される）ようになっている。

予備のデコーダ５のデコード出力は予備のメモリセル２
に与えられ、このデコード出力によって予備のメモリセ
ル２内のメモリセルが選択され、こののち上記選択され
たメモリセルにデータが記憶さ几たり読み出さｔｌ、７
ｊすする。また、上記予備のデコーダ５の出力は、前述
したように正規のデコーダ４のデコード動作を制御する
ための信号として与えられる。

すなわち、上述したような構成の半導体メモリ装置にお
いて、正規のメモリセル１に不良ビットがなければ、正
規のデコーダ４のみが動作して正規のメモリセル１内の
メモリセルがアクセスさｆｔ、、６゜一方、正規のメモ
リセル１内に不良ビットがあるときは、この不良ビット
を含む行の行アドレスあるいは列アドレスに相当するデ
コード出力が得られるように予め予備のデコーダ５をプ
ログラムしておく。

したがって、いまアドレスバッファ３で正規のメモリセ
ル１の不良ビットを含む行アドレスあるいは列アドレス
に対応する出力が得らｎると、予備のデコーダ５によっ
て予備のメモリセル２内のメモリセルが選択される。さ
らに、このときの予備のデコーダ５のデコード出力によ
って正規のデコーダ４のデコード動作が停止され、正規
のメモリセル１はアクセスされない。

このような操作によって、正規のメモリセル１内の不良
部分が予備のメモリセル２と交換さｊ。

る。

第２図は、第１図のアドレスバッファ３の一例を示す回
路であり、このような回路がアドレスデータ入力ａ１の
数だけ設けられる。Ｍ１〜Ｍ５　ｔＤｌ　”’　Ｄｓ　
＊　Ｅｔ〜Ｅ６はそれぞれたとえばＮチャンネルのＭＯ
Ｓ−Ｆ′ＥＴ　（絶縁ゲート型電界効果トランジスタ）
であり、このうちＭ、　−Ｍ、は閾値′亀圧が５− ｏｖ付近のものＤ　ｌ”　Ｄ　ｓはテグレッション（至
）型、Ｅｌ−Ｅｓはエンハンスメント（ト）型のもので
ある。

そして、ＦＥＴＭ４　、　Ｅａはバッファ段２１　、　
ＦＥＴＭｓ。

Ｅｓはバッファ段２２となっている。また、”Ｗおよび
ｖＳは電源でそれぞｆ’したとえば＋５Ｖ　Ｉ　Ｏｖｈ
信号ＣＥおよびその反転イサ号ＣＥは半導体メモリチッ
プの選択制御を行なうもので、それぞｎ対応シて１１１
．Ｉｆ□Ｉレベルのときチップの選択指令となｎ、ｌｏ
″１１ルベルのときにチップの非選択指令となる。した
がって、チップが選択状態のときには回路が動作状態に
なり、アドレスデータ入力可に基いてａｌと同相、逆相
の一対のアドレスデータＡ　ｔ　＋　Ａ　ｓが生成さｊ
２、正規のデコーダおよび予備のデコーダへそれぞれ上
記一対のデコーダＡｉ　ｌＡｉが出力さｎ、る。これに
対してチップが非選択状態のときには回路が非動作状態
になり、回路に流れる電流全低減させる働きをする。

第３図は第１図の予備のデコーダ５の一例會示すもので
％　　３０１は不良アドレス會記憶させる６− ための不良アドレス記憶（ロ）路、３１は予備テコーダ
回路、３２は予備デコーダ使用の可否（デコーダ動作の
可否）？制御する予備テコーダ制御回路である。上記記
憶回路３０１は、１組のアドレスデータＡ１１Ａ１の対
数（１の数）だけ設けられ、ＥＴ””ｇｌｏはＥ型、Ｄ
４はＤ型のＮチャンネルＭＯ８−ＦＥＴ　、Ｆ　里はポ
リシリコンヒユーズ（以下ポリヒユーズと略称する）で
あり、出力信号Ｃ１は予備デコーダ回路３１のアドレス
入力となる。いま、アドレスデータ入力町干”１″が不
良アドレスを表わ丁ときにＡｉ−”１”、Ａｌ−ＯＩｌ
が入力する記憶回路、９（７１（”１″）については、
そのポリヒユーズＦｓｒ予めレーザ光等により溶断して
おく。このようにすれば、使用時に電源ＶＣが投入され
ても、ＦＥＴＥｓおよびＥｓはゲート電位が上昇しない
のでカットオフのままであり、ＦＥＴＥｒｏはゲート電
位がＶＣ−＊で上昇してオンになってＡ１人力が信号Ｃ
ｉとして出力する。したがって、ａｌ、入力が不良アド
レスになるとＡ１＝＝”Ｏｌ。

つまｐ　Ｃ、＝　Ｉｆ　０１が出力し、８１人力が不良
アドレス以外のときにはＡ１はｌ１ＩＩ′であり、Ｃ１
はｌ１１１′となる。これに対して、アドレスデータａ
１＝″Ｑｌ＋が不良アドレスｔ−ｔ＝わ丁ときにＡ１＝
ＩｌＯ′１゜罰＝″１１１が入力する記憶回路３０１　
（”０”）については、そのポリヒユーズＦｌｖｉ″切
断することなくその′！まにしておく。このようにすれ
ば、使用時に電源ＶＣが投入されるとＦＥＴＥ、および
Ｅ。

はオンになり、ＦＥＴＥｔｏはオフになり、Ａ１人力が
信号Ｃ１として出力する。したがって、８１人力が不良
アドレスになるとＡ１＝”０”ｓつまりＣ１＋＝　ｌ　
ｏ″が出力し、８１人力が不良アドレス以外のときには
Ａ１は１１１１′であり・Ｃ１はｎ１１１となる二つま
ｐ、上記のように記憶回路３０１のポリヒユーズＦｌｋ
切断するか否かを定めて不良アドレスデータを書き込ん
でおくと、アドレスデータ入力ａ１が不良アドレスのと
きに出力信号Ｃ１の全てがｌ□Ｉｆになり、不良アドレ
ス以外のときには記憶回路３０１の少なくとも１個でＣ
１＝″１１になる。一方、予備デコーダ制御回路３２は
、それぞれＮチャンネルのＥ型ＭＯ８ＦＥＴ＆　ｔ　＝
　Ｅｔ　ｓおよびＤ型ＭＯ８−ＦＰＩＶｒＤｌｌ、Ｄ６
オよびポリヒユーズＦ。

からなり、正規のメモリセル内に不良セルがなくて予備
のメモリセル全使用しない場合にはポリヒユーズＦ２　
ｖＩ−切断せず、不良セルがあって予備のメモリセル全
使用する場合には予めポリヒユーズＦ、全切断しておく
ものである。したがって、ポリヒユーズＦ２？切断して
おけば、使用時に電源ＶＣが投入されると％　　ＦＥＴ
ＥＩｇはオフ、ＦＥＴＥＩｇおよびＥ　１ｘｔｊ：オン
になって制御信号ＰとしてｌｌＯ″が出力する。これに
対して、ポリヒユーズＦｓを切断しないでおけば、使用
時に電源ＶＣが投入すｆｌ、　、６　（！：、Ｐ’１ｉ
ｌｖｒＥ　ｔ　ｔ　ｎ　オン％ＦＥＴＥ１ｍおよびＥｌ
ｆはオフになって制御信号Ｐは１１１１になる。一方、
予備デコーダ回路３１は、それ−ｔ’　ｆｌ、　Ｎ　ｆ
　ヤン＊　ルノＥ型（１）　ＭＯＳ−ＦＥＴＥｌａ　〜
Ｅｘ　７１、Ｅｌと、Ｄ型のＭＯＳ−ＦＥＴ　Ｄ７　、
　Ｄｓと、閘仙電圧がＯｖ付近のｈ’Ｄｓ−ＦＥＴＭａ
　１ＭＷとからな９、上記ＦＥＴ　Ｅ　１の各ゲートに
前記記憶回路３０１から入力する信号Ｃ１ｔ−デコーダ
するようになっている。

この場合、デコーダ動作全制御するためにｌｆｆ記９− 制御信号Ｐが入力し、また前記チップ選択信号ＣＥ、Ｃ
Ｅが入力しておシ、前記Ｃ１が全てＩｌｏ“。

Ｐ＝”Ｏ”、　ＣＥ−”１”、Ｃ引−Ｏ１′のときにデ
コーダされ、最終出力段のＦＥＴ　Ｍｙ　、　Ｅ　１７
よりなゐ駆動回路３３の出力信号Ｒが１１１となり、上
記以外の入力時には上記出力信号ＲはＩ□ｌとなる。即
ち、メモリチップの選択状態（ＣＥ＝”ｌ”、ＣＥ−１
０１）　　において、制御信号Ｐが”Ｉ″のときにはＣ
１人力に関係なく出力信号Ｒは”Ｏｌにな夛、このとき
予備のメモリセルが選択されることはなく、後述するよ
うに正規のデコーダによシ正規のメモリセルが選択され
る。これに対して、上記チップの選択状態において制御
信号Ｐが１０１のときには、Ｃ１の各信号レベルの組合
せによって出力信号Ｒが定まるもので、Ｃ１の全てが１
０１のと！（アドレスデータ入力ａ１が不良アドレスの
とき）のみ出力信号Ｒが１１１１にな夛、このとき予備
のメモリセルが選択されると共に、上記信号Ｒ＝″１１
によって後述するように正規のデコーダのデコーダ動作
が禁止制御されて、その１０− テコード出力がＩ＋０１になるので正規のメモリセルは
選択されなくなる。

第４図は第１図の正規のデコーダ４の一例についてその
一部を示すもので、Ｅ１８〜Ｅ！＋＋ＥＡＩＨＥ型、Ｄ
ｅ＋ＤｔｏはＤ型ａ　Ｍ　Ｈ＋　Ｍ　ｇは閾値電圧がＯ
ｖ付近のＮチャンネルＭＯ８−ＰＥＴである。上記ＦＥ
ＴＥＡｔの各ゲートには、アドレステータＡ　ｔ　＊　
Ａ　ｓ入力の全ての組合せがデコード入力として与えら
ｎ１第４図の正規のデコーダ４はこの組み合わせの数だ
け存在する。デコード入力に対するデコード動作を禁止
制御するためのＦＥＴ　Ｅｓ　ｓのゲートに前記予備の
デコーダからの制御信号Ｒが入力している。なお、最終
出力段のＦＥＴ　Ｍｓ　ｐ　Ｅ　ｓｓは正規のメモリセ
ル全選択駆動する回路４ノ？形成している。

し九がって、チップの選択状態（ｃｐ−１１゜ＣＥ−０
３であって上記デコード入力の全てか１０１になるとき
、制御信号ＲがｌＩＯ″でおｎｉｊテコード動作が通常
通９行なわれ、駆動回路４１の出力が１１″となって正
規のメモリセルを選択するようになる。これに対して、
上記場合にアドレスデータ入力可が不良アドレスであっ
て前述したように制御信号Ｒが１１１１１になると、前
記デコード動作禁止制御用ＦＥＴ　Ｅ　１　ｍがオンに
なってデコード動作が停止され、駆動回路４１の出力は
０″になるので正規のメモリセルは選択されなくなる。

〔背景技術の問題廓〕

ところで、上述したような従来の正規のデコーダにあっ
ては、予備のデコーダからの制御信号Ｒによってデコー
ド動作の禁止制御を行なうためのＦ’ＥＴ　（第４図Ｅ
１８）が必要である。この正規のデコーダは正規のメモ
リセルの各行あるいは各列に対応して必要であるため、
上記ＦＥＴ　Ｅｔ　ｓＱ数も正規のメモリセルが配列さ
れている行の数あるいは列の数だけ必要となる。また、
前記制御信号Ｒ’に正規のデコーダ上に通すための配線
も必要となってくる。このため、正規のデコーダ全形成
するために必要なチップ上の面積も余分に必要となる。

しかも、予備のテコ−ターの最終出力段ＦＥＴ　（第３
図Ｍ７　、　ｌ：　１．　）の負荷として、予備のメモ
リセルの負荷容゛膳の上にさらに前述したように正規の
メモリセルの行あるいは列の数だけ設けらｎた前記ＦＥ
Ｔ　Ｅ　１ｇの負荷容１も追加される。このため、予備
のデコーダの最終出力段ＦＥＴの駆動能力を正規のデコ
ーダの最終出力段ＦＥＴに比べて大きなものにしなけれ
ばならず、それに伴なってチップ上の占有面積が大きく
なる。

〔発明の目的〕

本発明は上記の事情に鑑みてなさｊ６たもので、正規の
デコーダのデコード動作禁止制御入力用集子およびその
入力値線が不要となって正規のデコーダの占有面積上手
さくでき、また予備のテコ−ｆの最終出力段素子の駆動
能力全正規のデコーダのそｎと同等に形成できて予備の
デコーダの占有面積も小さくし得る半導体メモリ装置上
提供するものである。

〔発明の概要〕

すなわち、本発明の半導体メモリ装置は、ア１３− ドレスバッファ回路から正規のデコーダ用のアドレステ
ータＡｉ　ｌＡｉおよび予備のデコーダ用のアドレステ
ータＡｉ’、ｉｉ”ｉ別々に出力させ、予備メモリセル
選択状態で予備のデコーダに不良アドレスが入力すると
予備のデコーダから予備メモリセル駆動信号とは別にア
ドレスバッファ制御信号Ｅ、Ｅ　’に出力させ、前記ア
ドレスバッファ回路から出力する正規のデコーダ用のア
ドレスデータＡｉ＋Ａｔｋ互いに同相とするように前記
アドレスバッファ制御信号Ｅ、Ｅによシ制御することを
特徴とするものである。

したがって、予備のメモリセルの非選択時には正規のデ
コーダが通常通り正規のメモリセルを選択するが、予備
のメモリセルの非選択時には正規のデコーダに同相のア
ドレスデータＡｔ＋石の組合せが入力するのでデコード
が行なわれなくなり、正規のメモリセルが選択されなく
なる。こｎによって、正規のデコーダのデコード動作禁
止制御入力用ＦＥＴおよびこ扛への配線が不要になるの
で正規のデコーダの占有面積が１４− 小さくて済む。また、上記デコード動作禁止制御入力用
ＦＥＴの数は、正規のデコーダの数、つまカメモリセル
の行あるいに列の数だけ存在するため、その負荷容１１
Ｉは非常に大きく、予備のデコーダが上記デコード動作
禁止制御入力用ＦＣＴ　Ｖ駆動しなくてもよくなるため
、その駆動能力は正規のデコーダのそれと同等でよく、
その占有面積は小さくて済む。

〔発明の実施例〕

以下、図面を参照して本発明の一実施例を詳細に説明す
ゐ。

第５図乃至第７図は本発明の半導体メモリ装の一部を示
している。第５図のアドレスバッファは、１に２図全参
照して前述したアドレスバッファに対して、Ｎチャンネ
ルのＥＨのＭＯＳ−ＦｌｉｖｒＥｌｌｌおよび閾を的電
圧がＯｖ付近のＭＯＳ　ＦＬｌＭｓ　ｔよりなるバッフ
ァ段５ノと、Ｅ型Ｎ１１ｌ）Ｓ−ＦＥＴ　Ｅｌ　２およ
び閾値電圧がＯｖ付近のＭＯＳ　Ｆｌｉ７ｒＭｉｓより
なるバッファ段５２と全付加し、これを従来同様の２個
のバッフ７段２１．２２と共通に駆動に入力させ、残り
の１組のバッファ段２１．２２のアドレステータＡｉ　
ｌＡｉ出力を正規のメモリセル（第１図１）に入力させ
、さらに上記正規のメモリセル用のバッファ段２１．２
２の各串力端と電源ＶＣとの間にＮチャンネルで閾値電
圧ｄＥＱＶ付近の制御用ＭＯ８−Ｆｇｒ　Ｍ　ｓ　ａ　
＋Ｍｓ　４１ｒ各対応して設け、このＦＥＴ　Ｍ　ｓｓ
　、　Ｍ　１１４の各ゲートに制御信号Ｅを与え、さら
に上記バッファ段２１゜２２の電流吸い込み仰ｌＦＥＴ
　Ｅ４　、　ＥｘトＶ　Ｓ電源との間にＮチャンネルエ
ン／）ンスメント型の制御用ＭＯ８−ＦＥＴ　Ｅ　ｌ、
　Ｓ　Ｉ　Ｅ　ｓ　４　ｋ各対応して設は−このＦＥＴ
Ｅｓ５．ｇｓａの各ゲートに前記制御信号Ｅの反転信号
である制御信号Ｅｓ与えたものである。その他の第５図
中第２図と同一部分には同−符号管材してその説明上省
略する。

第６図の予備のデコーダは、第３図を参照して前述した
予ｆｍのデコーダに比べて、ＮチャンネルのＥ型のＭＯ
Ｓ−ＦＥＴ　Ｅ　ａ　ｔおよび閾仙電圧がＯｖ付近のＭ
ＯＳ−ＦＥＴ　Ｍ　ａ　ｌよりなるバッファ段６１と、
Ｅ型のＭＯＳ−ＦＥＴ　Ｅ　ａ　ａおよび閾仙電圧がＱ
ｖ付近のＭＯＳ−ＦＥＴ　Ｍ　ａ　＊よりなるバッファ
段６２とを付加し、こ１．らのバッファ段６１．６２全
Ｆ’Ｅ、ＴＥｔａの入力信号および出力信号により互い
に逆相で駆動して前記制御信号Ｅ、Ｅ出力を得るように
し、最終出力段（バッファ）のＦＥＴＭｅ＝Ｅｔ１の駆
動能力を圧動のデコーダのそｎ、と同等にした点が異な
ｐ、その他の第６図中第３図と同一部分には同−符号全
村してそのＨ９明を省略する。

第７図にその一部を示す正規のデコーダは、第４図を参
照して前述した正規のデコーダに比べて、デコード動作
禁止制御用ＦＥＴ　Ｅ　１ｇが省略さｎ、これに伴って
その入力配線が省略さｆｌ、た点が異なり、その他の第
７図中第４図と同一部分には同−符号全村してその説明
を省略する。

次に、上記構成の相異に基づく本発明メモリ１７− の動作の特徴部分について説明する。

通常、予備のデコーダの制御信号Ｅ、Ｅ出力はｌＩＯ″
、′１１になっており、アドレスバッファのバッファ段
２１．２２は、ＦＥＴ　Ｅ　ｓｓ　、　Ｅ　１１４がオ
ンになっているため通常通りアドレスデータＡ１１Ａｌ
ｔ出力し、正規のデコーダにより正規のメモリセルが選
択さ力、ている。

これに対して、アドレスデータ入力ａｓｉＯＦ良アドレ
スになると、予備のデコーダでデコードが行なわｎｌそ
のバッファ段６１．６２の制御信号Ｅ、Ｅ出力は１１１
１１．ＩＩ□Ｉ＋になり、これによってアドレスバッフ
ァのバッファ段２１．２２はＦＥＴ　Ｅｓｓ　、　Ｅ１
１４がオフになり、ＦＥＴ　Ｍ　ｓ　ｓ　＊　Ｍｓ　＜
は完全にオンになるからｋｓｒ循は共に”１″で同相に
なる。このため、正規のデコーダのデコード入力が全て
＠０１のデコード成立条件を満足しなくなり、正規のメ
モリセルが選択されなくなる。

なお、第８図は第５図のアドレスバッファの変形例を示
しており、第２図と同様のバッファ１８− 段２１の出力端と′電源■Ｃとの間にＮチャンネルで閾
値電圧がＯｖ付近の制御用ＭＯ８−ＦＥＴＭｓ　Ｉ。

Ｍｌｔを面外に設け、同様にバッファ段２２の出力端と
′電源ＶＣとの間にＭＯＳ−Ｆ舒Ｍ＠３．Ｍ６４奮直動
圧設け、一方のＦＥＴ　Ｍｓｌ＊　Ｍａｓのゲートに制
御信号Ｅ＆７、他方＋２）　ＦｌｉｌｖｒＭ　＠、　、
　Ｍ　ａ４ノゲートに制御信号Ｅを与え、これらのＦ酊
Ｍ＠ｔ　　＊Ｍ■の接続点およびＭｓｓ　ｒ　Ｍ４の接
続点からアドレスデータＡｊ、Ａ１１ｚ取り出すように
したものであり、その他の第８図中第５図と同一部分に
は同一符号を付してその説明を省略する。上記第８図の
アドレスバッファにおいても、前述したアドレスバッフ
ァにおけると同様に制御信号Ｅ。

Ｅ入力が１ｏｌｌ、Ｉ１１のときは通常通りの動作？行
ない、制御信号Ｅ、Ｅ入力がｌ′１″、＋ＩＯＨのとき
はＡ１＋Ａｉ出力が共に”Ｉ″で同相になる。

すなわち、上述した半導体メモリ装ｆは、アドレスバッ
ファ回路から正規のデコーダ用のアドレスデータＡｌ　
＃Ａ１および予備のデコーダ用のアドレスデータＡｔ’
、Ａ１”ｉ別々に出力させ、予備メモリセル選択状態で
予備のデコーダに不良アドレスが入力すると、予備のデ
コーダがら予備メモリセル駆動信号とは別にアドレスバ
ッファ制御信号Ｅ、Ｅｉ出力させ、前記アドレスバッフ
ァ回路から出力する正規のデコーダ用のアドレスデータ
Ａ１．Ａｉ　Ｖｉ−互いに同相とするように前記アドレ
スバッファ制御信号１１Ｄ、Ｅによシ制御し′ている。

したがって、予備のメモリセルの非選択時には正規のデ
コーダが通常通ル正規のメモリセルを選択するが、予備
のメモリセルの選択時には正規のデコーダに同相のアド
レスデータＡ１．肩の組合せが入力するのでデコードが
行なわれなくなシ、正規のメモリセルが選択さｊ、なく
なる。

これによって、正規のデコーダのデコード動作禁止制御
入力用ＦＥＴおよびこｎへの配線が不要になるので正規
のデコーダの占有面積が小さくて済む。ｔ−た、予備の
デコーダの最終出力段ＦＥＴは、上記デコード動作禁止
制御入力用ＦＥＴを駆動しなくて済み、その駆動能力は
正規のデコーダの最終出力段ＦＥＴのそれと同等でよく
、その占有面積は小さくて済む。

〔発明の効果〕

上述したように本発明の半導体メモリ装置によれば、正
規のデコーダのデコード動作禁止制御入力用素子および
その入力配線が不要となっテ正規のデコーダの占有面積
を小さくでき、また予備のデコーダの最終出力段素子の
駆動能力を圧動のデコーダのそｊ、と同等に形成できて
予備のデコーダの占有面積も小さくすることができる。

【図面の簡単な説明】

第１図は従来の冗長性機能會持つ半導体メモリ装置の主
要部？示すブロック図、第２図は第１図のアドレスバッ
ファ全敗り出してその一例金示す回路図、第３図は第１
図の予備のデコーダｋｌｌｌＤ出してその一例を示す回
路図、第４図は第１図の正規のデコーダを取り出してそ
の一例を示す回路図、第５図乃至第７図は本発明の半導
体メモリ装置の一実施例における要部を示２１− 丁もので、第５図はアドレスバッファを示す回路図、第
６図は予備のテコ−ター會示す回路図、第７図は正規の
テコ−ターの一部會示す回路図、第８図は第５図のアド
レスバッファの変形例を示す回路図である。 １・・・正規のメモリセル、２・・・予備のメモリセル
、３・・・アドレスバッファ、４・・・正規のデコーダ
、５・・・予備のデコーダ、５１．５２．６１゜６２−
・・バッファ段％Ｍｓｓ　＋　Ｍ！４　＋　Ｅｓｓ　＋
　Ｅｌ１４　ｒＭａｔ〜ＭＳ４　・・・制輯１用ＭＯ８
−ＦＥＴ　０出願人代理人　　弁理士　鈴　江　武　彦
２２− 第１図 第３ 第２図

Claims (1)

【特許請求の範囲】
1. リセルと、アドレスデータ入力と同相および逆相の対會
   なすアドレス信号を２組分牛成するアドレスバッファと
   、このアドレスバッファから１組分のアドレス信号によ
   シ駆動され前記止りのメモリセルを選択するための圧動
   のテコ−ターと、同じく前記アドレスバッファから残り
   の１組分のアドレス信号により駆動きれ前記予備のメモ
   リセル會選択するための予備のデコーダと、上記予備の
   メモリセルが選択さｎ、るとき前記正規のテコーダ會駆
   動す、６ための１ｌｊＩＵ分のアドレス信号の対會なす
   信号′ｔ−同相に設定する制御手段とを具備丁＾ことを
   特徴とする半導体メモリ装置。