JP2582987B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/30—Hydrogen technology
- Y02E60/50—Fuel cells
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- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は集積回路化された半導体
メモリ装置に係り、特に正規のメモリセルが不具合な場
合に予備のメモリセルに切換設定して救済し得る冗長性
機能を持つメモリ装置に関する。
メモリ装置に係り、特に正規のメモリセルが不具合な場
合に予備のメモリセルに切換設定して救済し得る冗長性
機能を持つメモリ装置に関する。
【０００２】
【従来の技術】最近、半導体メモリ装置にあっては、正
規のメモリセルと予備のメモリセルを予め形成してお
き、製造時に正規のメモリセル内に不具合があった場合
には、この不良メモリセル部分を予備のメモリセルに置
き換えて使用するように設定可能な冗長性機能を持った
ものが多くなっている。これは、正規のメモリセル内に
わずか１ビットの不良セルがあってもメモリ全体として
は不具合であり、このようなメモリ装置は不良品として
捨てられている。
規のメモリセルと予備のメモリセルを予め形成してお
き、製造時に正規のメモリセル内に不具合があった場合
には、この不良メモリセル部分を予備のメモリセルに置
き換えて使用するように設定可能な冗長性機能を持った
ものが多くなっている。これは、正規のメモリセル内に
わずか１ビットの不良セルがあってもメモリ全体として
は不具合であり、このようなメモリ装置は不良品として
捨てられている。
【０００３】しかし、メモリ容量が増大するのに伴な
い、不良セルが発生する確率は高くなってきており、不
良が発生しているメモリ装置を捨ててしまうのでは製品
のコストが極めて高価なものとなってしまう。したがっ
て、全体の歩留りの向上のために、予備のメモリセルを
形成しておき、正規のメモリセルの一部が不良の場合
に、これを予備のメモリセルに切換えて使うように設定
しておく方法が採用されてきたのである。
い、不良セルが発生する確率は高くなってきており、不
良が発生しているメモリ装置を捨ててしまうのでは製品
のコストが極めて高価なものとなってしまう。したがっ
て、全体の歩留りの向上のために、予備のメモリセルを
形成しておき、正規のメモリセルの一部が不良の場合
に、これを予備のメモリセルに切換えて使うように設定
しておく方法が採用されてきたのである。
【０００４】図５は、上述したように正規のメモリセル
１および予備のメモリセル２が形成された半導体メモリ
装置の主要部を示している。３はアドレスデータ入力ａ
i （ｉ＝０〜ｎ）が与えられるアドレスバッファであ
り、このアドレスバッファ３からは前記アドレスデータ
入力ａi と同相および逆相（反転レベル）の一対のアド
レスデータＡｉ，Ａｉ- （図では真上にバーがある）が
出力されて正規のデコーダ４および予備のデコーダ５に
与えられる。
１および予備のメモリセル２が形成された半導体メモリ
装置の主要部を示している。３はアドレスデータ入力ａ
i （ｉ＝０〜ｎ）が与えられるアドレスバッファであ
り、このアドレスバッファ３からは前記アドレスデータ
入力ａi と同相および逆相（反転レベル）の一対のアド
レスデータＡｉ，Ａｉ- （図では真上にバーがある）が
出力されて正規のデコーダ４および予備のデコーダ５に
与えられる。
【０００５】上記正規のデコーダ４のデコード出力は前
記正規のメモリセル１に与えられ、このデコード出力に
より正規のメモリセル１内の１つのメモリセル（１ビッ
ト出力タイプのメモリ装置の場合）あるいは複数のメモ
リセル（たとえば８ビット出力タイプのメモリ装置の場
合）が選択され、こののち上記選択されたメモリセルに
データが記憶されたり、あるいはデータが読み出された
りする。また、上記正規のデコーダ４は、予備のデコー
ダ５からの出力によって、そのデコード動作が制御され
る（禁止される）ようになっている。
記正規のメモリセル１に与えられ、このデコード出力に
より正規のメモリセル１内の１つのメモリセル（１ビッ
ト出力タイプのメモリ装置の場合）あるいは複数のメモ
リセル（たとえば８ビット出力タイプのメモリ装置の場
合）が選択され、こののち上記選択されたメモリセルに
データが記憶されたり、あるいはデータが読み出された
りする。また、上記正規のデコーダ４は、予備のデコー
ダ５からの出力によって、そのデコード動作が制御され
る（禁止される）ようになっている。
【０００６】予備のデコーダ５のデコード出力は予備の
メモリセル２に与えられ、このデコード出力によって予
備のメモリセル２内のメモリセルが選択され、こののち
上記選択されたメモリセルにデータが記憶されたり読み
出されたりする。また、上記予備のデコーダ５の出力
は、前述したように正規のデコーダ４のデコード動作を
制御するための信号として与えられる。
メモリセル２に与えられ、このデコード出力によって予
備のメモリセル２内のメモリセルが選択され、こののち
上記選択されたメモリセルにデータが記憶されたり読み
出されたりする。また、上記予備のデコーダ５の出力
は、前述したように正規のデコーダ４のデコード動作を
制御するための信号として与えられる。
【０００７】すなわち、上述したような構成の半導体メ
モリ装置において、正規のメモリセル１に不良ビットが
なければ、正規のデコーダ４のみが動作して正規のメモ
リセル１内のメモリセルがアクセスされる。一方、正規
のメモリセル１内に不良ビットがあるときは、この不良
ビットを含む行の行アドレスあるいは列アドレスに相当
するデコード出力が得られるように予め予備のデコーダ
５をプログラムしておく。
モリ装置において、正規のメモリセル１に不良ビットが
なければ、正規のデコーダ４のみが動作して正規のメモ
リセル１内のメモリセルがアクセスされる。一方、正規
のメモリセル１内に不良ビットがあるときは、この不良
ビットを含む行の行アドレスあるいは列アドレスに相当
するデコード出力が得られるように予め予備のデコーダ
５をプログラムしておく。
【０００８】したがって、いまアドレスバッファ３で正
規のメモリセル１の不良ビットを含む行アドレスあるい
は列アドレスに対応する出力が得られると、予備のデコ
ーダ５によって予備のメモリセル２内のメモリセルが選
択される。さらに、このときの予備のデコーダ５のデコ
ード出力によって正規のデコーダ４のデコード動作が停
止され、正規のメモリセル１はアクセスされない。この
ような操作によって、正規のメモリセル１内の不良部分
が予備のメモリセル２と交換される。
規のメモリセル１の不良ビットを含む行アドレスあるい
は列アドレスに対応する出力が得られると、予備のデコ
ーダ５によって予備のメモリセル２内のメモリセルが選
択される。さらに、このときの予備のデコーダ５のデコ
ード出力によって正規のデコーダ４のデコード動作が停
止され、正規のメモリセル１はアクセスされない。この
ような操作によって、正規のメモリセル１内の不良部分
が予備のメモリセル２と交換される。
【０００９】図６は、図５のアドレスバッファ３の一例
を示す回路であり、このような回路がアドレスデータ入
力ａi の数だけ設けられる。Ｍ1 〜Ｍ5 ，Ｄ1 〜Ｄ3 ，
Ｅ1〜Ｅ6 はそれぞれたとえばＮチャンネルのMOS FET
（絶縁ゲート型電界効果トランジスタ）であり、このう
ち、Ｍ1 〜Ｍ5 はしきい値電圧が０ｖ付近であるもの、
Ｄ1 〜Ｄ3 はデプレッション（Ｄ）型、Ｅ1 〜Ｅ6 はエ
ンハンスメント（Ｅ）型のものである。そして、MOS FE
T Ｍ4 ，Ｅ4 はバッファ段２１，MOS FET Ｍ5，Ｅ5 は
バッファ段２２となっている。
を示す回路であり、このような回路がアドレスデータ入
力ａi の数だけ設けられる。Ｍ1 〜Ｍ5 ，Ｄ1 〜Ｄ3 ，
Ｅ1〜Ｅ6 はそれぞれたとえばＮチャンネルのMOS FET
（絶縁ゲート型電界効果トランジスタ）であり、このう
ち、Ｍ1 〜Ｍ5 はしきい値電圧が０ｖ付近であるもの、
Ｄ1 〜Ｄ3 はデプレッション（Ｄ）型、Ｅ1 〜Ｅ6 はエ
ンハンスメント（Ｅ）型のものである。そして、MOS FE
T Ｍ4 ，Ｅ4 はバッファ段２１，MOS FET Ｍ5，Ｅ5 は
バッファ段２２となっている。
【００１０】また、Ｖc およびＶs は電源でそれぞれた
とえば＋５ｖ，０ｖ、信号ＣＥおよびその反転信号ＣＥ
- （図では真上にバーがある）は半導体メモリチップの
選択制御を行なうもので、それぞれ対応して“１”，
“０”レベルのときチップの選択指令となり、“０”，
“１”レベルのときにチップの非選択指令となる。
とえば＋５ｖ，０ｖ、信号ＣＥおよびその反転信号ＣＥ
- （図では真上にバーがある）は半導体メモリチップの
選択制御を行なうもので、それぞれ対応して“１”，
“０”レベルのときチップの選択指令となり、“０”，
“１”レベルのときにチップの非選択指令となる。
【００１１】したがって、チップが選択状態のときには
回路が動作状態になり、アドレスデータ入力ａi に基い
てａi と同相、逆相の一対のアドレスデータＡｉ，Ａｉ
- が生成され、正規のデコーダおよび予備のデコーダへ
それぞれ上記一対のデコーダＡｉ，Ａｉ- が出力され
る。これに対してチップが非選択状態のときには回路が
非動作状態になり、回路に流れる電流を低減させる働き
をする。
回路が動作状態になり、アドレスデータ入力ａi に基い
てａi と同相、逆相の一対のアドレスデータＡｉ，Ａｉ
- が生成され、正規のデコーダおよび予備のデコーダへ
それぞれ上記一対のデコーダＡｉ，Ａｉ- が出力され
る。これに対してチップが非選択状態のときには回路が
非動作状態になり、回路に流れる電流を低減させる働き
をする。
【００１２】図７は図５の予備のデコーダ５の一例を示
すもので、３０ｉは不良アドレスを記憶させるための不
良アドレス記憶回路、３１は予備デコーダ回路、３２は
予備デコーダ使用の可否（デコード動作の可否）を制御
する予備デコーダ制御回路である。
すもので、３０ｉは不良アドレスを記憶させるための不
良アドレス記憶回路、３１は予備デコーダ回路、３２は
予備デコーダ使用の可否（デコード動作の可否）を制御
する予備デコーダ制御回路である。
【００１３】上記記憶回路３０ｉは、１組のアドレスデ
ータＡｉ，Ａｉ- の対数（ｉの数）だけ設けられ、Ｅ7
〜Ｅ10はＥ型、Ｄ4 はＤ型のＮチャンネルMOS FET 、Ｆ
1 はポリシリコンヒューズ（以下ポリヒューズと略称す
る）であり、出力信号Ｃｉは予備デコーダ回路３１のア
ドレス入力となる。
ータＡｉ，Ａｉ- の対数（ｉの数）だけ設けられ、Ｅ7
〜Ｅ10はＥ型、Ｄ4 はＤ型のＮチャンネルMOS FET 、Ｆ
1 はポリシリコンヒューズ（以下ポリヒューズと略称す
る）であり、出力信号Ｃｉは予備デコーダ回路３１のア
ドレス入力となる。
【００１４】いま、アドレスデータ入力ａi ＝“１”が
不良アドレスを表わすときにＡｉ＝“１”，Ａｉ- ＝
“０”が入力する記憶回路３０ｉ（“１”）について
は、そのポリヒューズＦ1 を予めレーザ光等により溶断
しておく。
不良アドレスを表わすときにＡｉ＝“１”，Ａｉ- ＝
“０”が入力する記憶回路３０ｉ（“１”）について
は、そのポリヒューズＦ1 を予めレーザ光等により溶断
しておく。
【００１５】このようにすれば、使用時に電源Ｖc が投
入されてもMOS FET Ｅ8 およびＥ9はゲート電位が上昇
しないのでカットオフのままであり、MOS FET Ｅ10はゲ
ート電位がＶc まで上昇してオンになってＡｉ- 入力が
信号Ｃｉとして出力する。
入されてもMOS FET Ｅ8 およびＥ9はゲート電位が上昇
しないのでカットオフのままであり、MOS FET Ｅ10はゲ
ート電位がＶc まで上昇してオンになってＡｉ- 入力が
信号Ｃｉとして出力する。
【００１６】従って、ａi 入力が不良アドレスになると
Ａｉ＝“０”，つまりＣｉ＝“０”が出力し、ａi 入力
が不良アドレス以外のときにはＡｉは“１”であり、Ｃ
ｉは“１”となる。
Ａｉ＝“０”，つまりＣｉ＝“０”が出力し、ａi 入力
が不良アドレス以外のときにはＡｉは“１”であり、Ｃ
ｉは“１”となる。
【００１７】これに対し、アドレスデータａi ＝“０”
が不良アドレスを表わすときにＡｉ＝“０”，Ａｉ- ＝
“１”が入力する記憶回路３０ｉ（“０”）について
は、そのポリヒューズＦ1 を切断することなくそのまま
にしておく。
が不良アドレスを表わすときにＡｉ＝“０”，Ａｉ- ＝
“１”が入力する記憶回路３０ｉ（“０”）について
は、そのポリヒューズＦ1 を切断することなくそのまま
にしておく。
【００１８】このようにすれば、使用時に電源Ｖc が投
入されるとMOS FET Ｅ8 およびＥ9はオンになり、MOS F
ET Ｅ10はオフになり、Ａｉ入力が信号Ｃｉとして出力
する。従って、ａi 入力が不良アドレスになるとＡｉ＝
“０”、つまりＣｉ＝“０”が出力し、ａi 入力が不良
アドレス以外のときにはＡｉは“１”であり、Ｃｉは
“１”となる。
入されるとMOS FET Ｅ8 およびＥ9はオンになり、MOS F
ET Ｅ10はオフになり、Ａｉ入力が信号Ｃｉとして出力
する。従って、ａi 入力が不良アドレスになるとＡｉ＝
“０”、つまりＣｉ＝“０”が出力し、ａi 入力が不良
アドレス以外のときにはＡｉは“１”であり、Ｃｉは
“１”となる。
【００１９】つまり、上記のように記憶回路３０ｉのポ
リヒューズＦ1 を切断するか否かを定めて不良アドレス
データを書き込んでおくと、アドレスデータ入力ａi が
不良アドレスのときに出力信号Ｃｉの全てが“０”にな
り、不良アドレス以外のときには記憶回路３０ｉの少な
くとも１個でＣｉ＝“１”になる。
リヒューズＦ1 を切断するか否かを定めて不良アドレス
データを書き込んでおくと、アドレスデータ入力ａi が
不良アドレスのときに出力信号Ｃｉの全てが“０”にな
り、不良アドレス以外のときには記憶回路３０ｉの少な
くとも１個でＣｉ＝“１”になる。
【００２０】一方、予備デコーダ制御回路３２は、それ
ぞれＮチャンネルのＥ型のMOS FETＥ11〜Ｅ13およびＤ
型のMOS FET Ｄ5 ，Ｄ6 およびポリヒューズＦ2 からな
り、正規のメモリセル内に不良セルがなくて予備のメモ
リセルを使用しない場合にはポリヒューズＦ2 を切断せ
ず、不良セルがあって予備のメモリセルを使用する場合
には予めポリヒューズＦ2 を切断しておくものである。
ぞれＮチャンネルのＥ型のMOS FETＥ11〜Ｅ13およびＤ
型のMOS FET Ｄ5 ，Ｄ6 およびポリヒューズＦ2 からな
り、正規のメモリセル内に不良セルがなくて予備のメモ
リセルを使用しない場合にはポリヒューズＦ2 を切断せ
ず、不良セルがあって予備のメモリセルを使用する場合
には予めポリヒューズＦ2 を切断しておくものである。
【００２１】したがって、ポリヒューズＦ2 を切断して
おけば、使用時に電源Ｖc が投入されると、MOS FET Ｅ
12はオフ、MOS FET Ｅ13およびＥ11はオンになって制御
信号Ｐとして“０”が出力する。
おけば、使用時に電源Ｖc が投入されると、MOS FET Ｅ
12はオフ、MOS FET Ｅ13およびＥ11はオンになって制御
信号Ｐとして“０”が出力する。
【００２２】これに対して、ポリヒューズＦ2 を切断し
ないでおけば、使用時に電源Ｖc が投入されると、MOS
FET Ｅ12はオン、MOS FET Ｅ13およびＥ11はオフになっ
て制御信号Ｐは“１”になる。
ないでおけば、使用時に電源Ｖc が投入されると、MOS
FET Ｅ12はオン、MOS FET Ｅ13およびＥ11はオフになっ
て制御信号Ｐは“１”になる。
【００２３】一方、予備デコーダ回路３１は、それぞれ
ＮチャンネルのＥ型MOS FET Ｅ14〜Ｅ17，Ｅｉと、Ｄ型
のMOS FET Ｄ7 ，Ｄ8 と、しきい値電圧０ｖ付近のMOS
FETＭ6 ，Ｍ7 とからなり、上記MOS FET Ｅｉの各ゲー
トに前記記憶回路３０ｉから入力する信号Ｃｉをデコー
ドするようになっている。この場合、デコード動作を制
御するために前記制御信号Ｐが入力し、また前記チップ
選択信号ＣＥ，ＣＥ-が入力しており、前記Ｃｉが全て
“０”，Ｐ＝“０”，ＣＥ＝“１”，ＣＥ- ＝“０”の
ときにデコードされ、最終出力段のMOS FET Ｍ7 ，Ｅ17
よりなる駆動回路３３の出力信号Ｒが“１”となり、上
記以外の入力時には上記出力信号Ｒは“０”となる。
ＮチャンネルのＥ型MOS FET Ｅ14〜Ｅ17，Ｅｉと、Ｄ型
のMOS FET Ｄ7 ，Ｄ8 と、しきい値電圧０ｖ付近のMOS
FETＭ6 ，Ｍ7 とからなり、上記MOS FET Ｅｉの各ゲー
トに前記記憶回路３０ｉから入力する信号Ｃｉをデコー
ドするようになっている。この場合、デコード動作を制
御するために前記制御信号Ｐが入力し、また前記チップ
選択信号ＣＥ，ＣＥ-が入力しており、前記Ｃｉが全て
“０”，Ｐ＝“０”，ＣＥ＝“１”，ＣＥ- ＝“０”の
ときにデコードされ、最終出力段のMOS FET Ｍ7 ，Ｅ17
よりなる駆動回路３３の出力信号Ｒが“１”となり、上
記以外の入力時には上記出力信号Ｒは“０”となる。
【００２４】即ち、メモリチップの選択状態（ＣＥ＝
“１”，ＣＥ- ＝“０”）において、制御信号Ｐが
“１”のときにはＣｉ入力に関係なく出力信号Ｒは
“０”になり、このとき予備のメモリセルが選択される
ことはなく、後述するように正規のデコーダにより正規
のメモリセルが選択される。
“１”，ＣＥ- ＝“０”）において、制御信号Ｐが
“１”のときにはＣｉ入力に関係なく出力信号Ｒは
“０”になり、このとき予備のメモリセルが選択される
ことはなく、後述するように正規のデコーダにより正規
のメモリセルが選択される。
【００２５】これに対して、上記チップの選択状態にお
いて制御信号Ｐが“０”のときには、Ｃｉの各信号レベ
ルの組合せによって出力信号Ｒが定まるものであり、Ｃ
ｉの全てが“０”のとき（アドレスデータ入力ａi が不
良アドレスのとき）のみ出力信号Ｒが“１”になり、こ
のとき予備のメモリセルが選択されると共に、上記信号
Ｒ＝“１”によって後述するように正規のデコーダのデ
コード動作が禁止制御されて、そのデコード出力が
“０”になるので正規のメモリセルは選択されなくな
る。
いて制御信号Ｐが“０”のときには、Ｃｉの各信号レベ
ルの組合せによって出力信号Ｒが定まるものであり、Ｃ
ｉの全てが“０”のとき（アドレスデータ入力ａi が不
良アドレスのとき）のみ出力信号Ｒが“１”になり、こ
のとき予備のメモリセルが選択されると共に、上記信号
Ｒ＝“１”によって後述するように正規のデコーダのデ
コード動作が禁止制御されて、そのデコード出力が
“０”になるので正規のメモリセルは選択されなくな
る。
【００２６】図８は図５の正規のデコーダ４の一例につ
いてその一部を示すもので、Ｅ18〜Ｅ21，ＥＡｉはＥ
型、Ｄ9 ，Ｄ10はＤ型、Ｍ8 ，Ｍ9 はしきい値電圧が０
ｖ付近のＮチャンネルMOS FET である。上記MOS FET Ｅ
Ａｉの各ゲートには、アドレスデータＡｉ，Ａｉ- 入力
の全ての組合せがデコード入力として与えられ、図８の
正規のデコーダ４はこの組み合わせの数だけ存在する。
デコード入力に対するデコード動作を禁止制御するため
のMOS FET Ｅ18のゲートに前記予備のデコーダからの制
御信号Ｒが入力している。なお、最終出力段のMOS FET
Ｍ9 ，Ｅ21は正規のメモリセルを選択駆動する回路４１
を形成している。
いてその一部を示すもので、Ｅ18〜Ｅ21，ＥＡｉはＥ
型、Ｄ9 ，Ｄ10はＤ型、Ｍ8 ，Ｍ9 はしきい値電圧が０
ｖ付近のＮチャンネルMOS FET である。上記MOS FET Ｅ
Ａｉの各ゲートには、アドレスデータＡｉ，Ａｉ- 入力
の全ての組合せがデコード入力として与えられ、図８の
正規のデコーダ４はこの組み合わせの数だけ存在する。
デコード入力に対するデコード動作を禁止制御するため
のMOS FET Ｅ18のゲートに前記予備のデコーダからの制
御信号Ｒが入力している。なお、最終出力段のMOS FET
Ｍ9 ，Ｅ21は正規のメモリセルを選択駆動する回路４１
を形成している。
【００２７】したがって、チップの選択状態（ＣＥ＝
“１”，ＣＥ- ＝“０”）であって上記デコード入力の
全てが“０”になるとき、制御信号Ｒが“０”であれば
デコード動作が通常通り行なわれ、駆動回路４１の出力
が“１”となって正規のメモリセルを選択するようにな
る。
“１”，ＣＥ- ＝“０”）であって上記デコード入力の
全てが“０”になるとき、制御信号Ｒが“０”であれば
デコード動作が通常通り行なわれ、駆動回路４１の出力
が“１”となって正規のメモリセルを選択するようにな
る。
【００２８】これに対して、上記場合にアドレスデータ
入力ａi が不良アドレスであって、前述したように制御
信号Ｒが“１”になると、前記デコード動作禁止制御用
MOSFET Ｅ18がオンになってデコード動作が停止され、
駆動回路４１の出力は“０”になるので正規のメモリセ
ルは選択されなくなる。
入力ａi が不良アドレスであって、前述したように制御
信号Ｒが“１”になると、前記デコード動作禁止制御用
MOSFET Ｅ18がオンになってデコード動作が停止され、
駆動回路４１の出力は“０”になるので正規のメモリセ
ルは選択されなくなる。
【００２９】ところで、上述したような従来の正規のデ
コーダにあっては、予備のデコーダからの制御信号Ｒに
よってデコード動作の禁止制御を行なうためのMOS FET
（図８のＥ18）が必要である。この正規のデコーダは正
規のメモリセルの各行あるいは各列に対応して必要であ
るため、上記MOS FET Ｅ18の数も正規のメモリセルが配
列されている行の数あるいは列の数だけ必要となる。
コーダにあっては、予備のデコーダからの制御信号Ｒに
よってデコード動作の禁止制御を行なうためのMOS FET
（図８のＥ18）が必要である。この正規のデコーダは正
規のメモリセルの各行あるいは各列に対応して必要であ
るため、上記MOS FET Ｅ18の数も正規のメモリセルが配
列されている行の数あるいは列の数だけ必要となる。
【００３０】また、前記制御信号Ｒを正規のデコーダ上
に通すための配線も必要となってくる。このため、正規
のデコーダを形成するために必要なチップ上の面積も余
分に必要となる。
に通すための配線も必要となってくる。このため、正規
のデコーダを形成するために必要なチップ上の面積も余
分に必要となる。
【００３１】しかも、予備のデコーダの最終出力段MOS
FET （図７のＭ7 ，Ｅ17）の負荷として、予備のメモリ
セルの負荷容量の上にさらに前述したように正規のメモ
リセルの行あるいは列の数だけ設けられた前記MOS FET
Ｅ18の負荷容量も追加される。このため、予備のデコー
ダの最終出力段MOS FET の駆動能力を正規のデコーダの
最終出力段MOS FET に比べて大きなものにしなければな
らず、それに伴なってチップ上の占有面積が大きくな
る。
FET （図７のＭ7 ，Ｅ17）の負荷として、予備のメモリ
セルの負荷容量の上にさらに前述したように正規のメモ
リセルの行あるいは列の数だけ設けられた前記MOS FET
Ｅ18の負荷容量も追加される。このため、予備のデコー
ダの最終出力段MOS FET の駆動能力を正規のデコーダの
最終出力段MOS FET に比べて大きなものにしなければな
らず、それに伴なってチップ上の占有面積が大きくな
る。
【００３２】
【発明が解決しようとする課題】このように、従来では
デコード動作の禁止制御を行なうための回路に関わる占
有面積が大きいという欠点がある。
デコード動作の禁止制御を行なうための回路に関わる占
有面積が大きいという欠点がある。
【００３３】この発明は上記のような事情を考慮してな
されたものであり、その目的は、正規のデコーダのデコ
ード動作禁止制御入力用素子およびその入力配線が不要
となって正規のデコーダの占有面積を小さくでき、また
予備のデコーダの最終出力段素子の駆動能力を正規のデ
コーダのそれと同等に形成できて予備のデコーダの占有
面積も小さくし得る半導体メモリ装置を提供することに
ある。
されたものであり、その目的は、正規のデコーダのデコ
ード動作禁止制御入力用素子およびその入力配線が不要
となって正規のデコーダの占有面積を小さくでき、また
予備のデコーダの最終出力段素子の駆動能力を正規のデ
コーダのそれと同等に形成できて予備のデコーダの占有
面積も小さくし得る半導体メモリ装置を提供することに
ある。
【００３４】
【課題を解決するための手段】この発明の半導体メモリ
装置は、正規のメモリセルと、前記正規のメモリセル内
に不良のメモリセルがある場合に救済するための予備の
メモリセルと、前記正規のメモリセルに接続されアドレ
ス入力に対応した前記メモリセルを選択するためにデコ
ード出力を前記正規のメモリセルに供給するための正規
のデコ−ダと、ヒューズ素子を選択的に切断することに
よって前記不良のメモリセルに対応するアドレスを記憶
しかつ前記不良のメモリセルに対応するアドレスが入力
された時に前記不良のメモリセルに対応した予備のメモ
リセルを選択するためにデコード出力を前記予備のメモ
リセルに供給すると共に前記正規のデコーダの動作を制
御するための制御信号を出力するための予備のデコ−ダ
と、前記正規のデコーダへの入力信号を供給する第１の
信号伝達経路と、前記第１の信号伝達経路上の前記入力
信号と同等であり、かつ前記正規のメモリセル内の不良
のメモリセルに対応する前記正規のデコーダへの入力信
号と同等の入力信号を前記予備のデコーダの入力信号と
して供給する第２の信号伝達経路と、前記予備のデコー
ダ内に設けられ、前記予備のメモリセルが選択されるア
ドレスが入力された時、前記ヒューズ素子に記憶された
アドレスによって予備のデコ−ダ内のデコードの信号が
発せられ、このデコード信号に基づいて、前記予備のメ
モリセルを選択するために前記予備のメモリセルに供給
する前記デコード出力を出力し、前記デコード信号に基
づいて、前記予備のメモリセルに供給される前記デコー
ド出力とは異なる前記制御信号を出力し、前記制御信号
が前記第１の信号伝達経路中の前記正規のデコーダへ供
給される前記入力信号の少なくとも１つを前記正規のデ
コ−ダにより前記正規のメモリセルが選択されない論理
レベルに設定することにより前記正規のデコーダの動作
を制御して前記予備のメモリセルが選択された時に、前
記正規のメモリセルが選択されないようする制御手段と
を具備することを特徴とする。
装置は、正規のメモリセルと、前記正規のメモリセル内
に不良のメモリセルがある場合に救済するための予備の
メモリセルと、前記正規のメモリセルに接続されアドレ
ス入力に対応した前記メモリセルを選択するためにデコ
ード出力を前記正規のメモリセルに供給するための正規
のデコ−ダと、ヒューズ素子を選択的に切断することに
よって前記不良のメモリセルに対応するアドレスを記憶
しかつ前記不良のメモリセルに対応するアドレスが入力
された時に前記不良のメモリセルに対応した予備のメモ
リセルを選択するためにデコード出力を前記予備のメモ
リセルに供給すると共に前記正規のデコーダの動作を制
御するための制御信号を出力するための予備のデコ−ダ
と、前記正規のデコーダへの入力信号を供給する第１の
信号伝達経路と、前記第１の信号伝達経路上の前記入力
信号と同等であり、かつ前記正規のメモリセル内の不良
のメモリセルに対応する前記正規のデコーダへの入力信
号と同等の入力信号を前記予備のデコーダの入力信号と
して供給する第２の信号伝達経路と、前記予備のデコー
ダ内に設けられ、前記予備のメモリセルが選択されるア
ドレスが入力された時、前記ヒューズ素子に記憶された
アドレスによって予備のデコ−ダ内のデコードの信号が
発せられ、このデコード信号に基づいて、前記予備のメ
モリセルを選択するために前記予備のメモリセルに供給
する前記デコード出力を出力し、前記デコード信号に基
づいて、前記予備のメモリセルに供給される前記デコー
ド出力とは異なる前記制御信号を出力し、前記制御信号
が前記第１の信号伝達経路中の前記正規のデコーダへ供
給される前記入力信号の少なくとも１つを前記正規のデ
コ−ダにより前記正規のメモリセルが選択されない論理
レベルに設定することにより前記正規のデコーダの動作
を制御して前記予備のメモリセルが選択された時に、前
記正規のメモリセルが選択されないようする制御手段と
を具備することを特徴とする。
【００３５】
【作用】この発明では、予備のメモリセルの非選択時に
は正規のデコーダが通常通り正規のメモリセルを選択す
るが、予備のメモリセルの選択時には、ヒューズ素子に
記憶されたアドレスによって予備のデコ−ダ内のデコー
ドの信号が発せられ、このデコード信号を基にした予備
のメモリセルに供給されるデコード出力とは異なる正規
のデコーダの動作を制御するための制御信号が、第１の
信号伝達経路中の正規のデコーダへ供給される入力信号
の少なくとも１つを正規のデコ−ダにより正規のメモリ
セルが選択されない論理レベルに設定することにより、
予備のメモリセルが選択された時に正規のメモリセルが
選択されないようにする制御手段を設けている。これに
より、正規のデコーダのデコード動作禁止制御入力用の
素子及びこれへの配線が不要になるので、正規のデコー
ダの占有面積が小さくてす済む。また、予備のメモリセ
ルに供給されるデコード出力と正規のデコーダの動作を
制御するための制御信号が分離していることにより、正
規のデコーダの成立、非成立を制御する信号の伝達をな
るべく速くしてデータの読み出し速度が遅くならないよ
うにする。
は正規のデコーダが通常通り正規のメモリセルを選択す
るが、予備のメモリセルの選択時には、ヒューズ素子に
記憶されたアドレスによって予備のデコ−ダ内のデコー
ドの信号が発せられ、このデコード信号を基にした予備
のメモリセルに供給されるデコード出力とは異なる正規
のデコーダの動作を制御するための制御信号が、第１の
信号伝達経路中の正規のデコーダへ供給される入力信号
の少なくとも１つを正規のデコ−ダにより正規のメモリ
セルが選択されない論理レベルに設定することにより、
予備のメモリセルが選択された時に正規のメモリセルが
選択されないようにする制御手段を設けている。これに
より、正規のデコーダのデコード動作禁止制御入力用の
素子及びこれへの配線が不要になるので、正規のデコー
ダの占有面積が小さくてす済む。また、予備のメモリセ
ルに供給されるデコード出力と正規のデコーダの動作を
制御するための制御信号が分離していることにより、正
規のデコーダの成立、非成立を制御する信号の伝達をな
るべく速くしてデータの読み出し速度が遅くならないよ
うにする。
【００３６】また、上記デコード動作禁止制御入力用MO
S FET の数は、正規のデコーダの数、つまりメモリセル
の行あるいは列の数だけ存在するため、その負荷容量は
非常に大きく、予備のデコーダが上記デコード動作禁止
制御入力用MOS FET を駆動しなくてもよくなるため、そ
の駆動能力は正規のデコーダのそれと同等でよく、その
占有面積は小さくて済む。
S FET の数は、正規のデコーダの数、つまりメモリセル
の行あるいは列の数だけ存在するため、その負荷容量は
非常に大きく、予備のデコーダが上記デコード動作禁止
制御入力用MOS FET を駆動しなくてもよくなるため、そ
の駆動能力は正規のデコーダのそれと同等でよく、その
占有面積は小さくて済む。
【００３７】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。
り説明する。
【００３８】図１乃至図４は本発明の半導体メモリ装置
の一実施例において形成されているアドレスバッファ、
予備のデコーダおよび正規のデコーダの一部を示してい
る。図１のアドレスバッファは、図６を参照して前述し
たアドレスバッファに対して、ＮチャンネルのＥ型のMO
S FET Ｅ51及びしきい値電圧が０ｖ付近のMOS FET Ｍ51
よりなるバッファ段５１と、Ｅ型MOS FET Ｅ52及びしき
い値電圧が０ｖ付近であるMOS FET Ｍ52よりなるバッフ
ァ段５２とを付加し、これを従来と同様の２個のバッフ
ァ段２１，２２と共通に駆動し、１組のバッファ段５
１，５２のアドレスデータＡｉ′，Ａｉ′- （図では真
上にバーがある）出力を予備のメモリセル（図５の２）
に入力させ、残りの１組のバッファ段２１，２２のアド
レスデータＡｉ，Ａｉ- （図では真上にバーがある）出
力を正規のメモリセル（図５の１）に入力させ、さらに
上記正規のメモリセル用のバッファ段２１，２２の各出
力端と電源Ｖc との間にＮチャンネルで、しきい値電圧
が０ｖ付近の制御用MOS FETM53，Ｍ54を各対応して設
け、このMOS FET Ｍ53，Ｍ54の各ゲートに制御信号Ｅを
与え、さらに上記バッファ段２１，２２の電流吸い込み
側MOS FET Ｅ4 ，Ｅ5とＶs 電源との間に、Ｎチャンネ
ルエンハンスメント型の制御用MOS FET Ｅ53，Ｅ54を各
対応して設け、このMOS FET Ｅ53，Ｅ54の各ゲートに前
記制御信号Ｅの反転信号である制御信号Ｅ- （図では真
上にバーがある）を与えたものである。その他の図１
中、図６と同一部分には同一符号を付してその説明を省
略する。
の一実施例において形成されているアドレスバッファ、
予備のデコーダおよび正規のデコーダの一部を示してい
る。図１のアドレスバッファは、図６を参照して前述し
たアドレスバッファに対して、ＮチャンネルのＥ型のMO
S FET Ｅ51及びしきい値電圧が０ｖ付近のMOS FET Ｍ51
よりなるバッファ段５１と、Ｅ型MOS FET Ｅ52及びしき
い値電圧が０ｖ付近であるMOS FET Ｍ52よりなるバッフ
ァ段５２とを付加し、これを従来と同様の２個のバッフ
ァ段２１，２２と共通に駆動し、１組のバッファ段５
１，５２のアドレスデータＡｉ′，Ａｉ′- （図では真
上にバーがある）出力を予備のメモリセル（図５の２）
に入力させ、残りの１組のバッファ段２１，２２のアド
レスデータＡｉ，Ａｉ- （図では真上にバーがある）出
力を正規のメモリセル（図５の１）に入力させ、さらに
上記正規のメモリセル用のバッファ段２１，２２の各出
力端と電源Ｖc との間にＮチャンネルで、しきい値電圧
が０ｖ付近の制御用MOS FETM53，Ｍ54を各対応して設
け、このMOS FET Ｍ53，Ｍ54の各ゲートに制御信号Ｅを
与え、さらに上記バッファ段２１，２２の電流吸い込み
側MOS FET Ｅ4 ，Ｅ5とＶs 電源との間に、Ｎチャンネ
ルエンハンスメント型の制御用MOS FET Ｅ53，Ｅ54を各
対応して設け、このMOS FET Ｅ53，Ｅ54の各ゲートに前
記制御信号Ｅの反転信号である制御信号Ｅ- （図では真
上にバーがある）を与えたものである。その他の図１
中、図６と同一部分には同一符号を付してその説明を省
略する。
【００３９】図２の予備のデコーダは、図７を参照して
前述した予備のデコーダに比べて、ＮチャンネルのＥ型
のMOS FET Ｅ61及びしきい値電圧が０ｖ付近のMOS FET
Ｍ61よりなるバッファ段６１と、Ｅ型のMOS FET Ｅ62及
びしきい値電圧が０ｖ付近のMOS FET Ｍ62よりなるバッ
ファ段６２とを付加し、これらバッファ段６１，６２を
MOS FET Ｅ16の入力信号及び出力信号により互いに逆相
で駆動して前記制御信号Ｅ，Ｅ- 出力を得るようにし、
最終出力段（バッファ）のMOS FET Ｍ9 ，Ｅ21の駆動能
力を正規のデコーダのそれと同等にした点が異なり、そ
の他の図２中、図７と同一部分には同一符号を付してそ
の説明を省略する。
前述した予備のデコーダに比べて、ＮチャンネルのＥ型
のMOS FET Ｅ61及びしきい値電圧が０ｖ付近のMOS FET
Ｍ61よりなるバッファ段６１と、Ｅ型のMOS FET Ｅ62及
びしきい値電圧が０ｖ付近のMOS FET Ｍ62よりなるバッ
ファ段６２とを付加し、これらバッファ段６１，６２を
MOS FET Ｅ16の入力信号及び出力信号により互いに逆相
で駆動して前記制御信号Ｅ，Ｅ- 出力を得るようにし、
最終出力段（バッファ）のMOS FET Ｍ9 ，Ｅ21の駆動能
力を正規のデコーダのそれと同等にした点が異なり、そ
の他の図２中、図７と同一部分には同一符号を付してそ
の説明を省略する。
【００４０】図３にその一部を示す正規のデコーダは、
図８を参照して前述した正規のデコーダに比べて、デコ
ード動作禁止制御用MOS FET Ｅ18が省略され、これに伴
ってその入力配線が省略された点が異なり、その他の図
３中、図８と同一部分には同一符号を付してその説明を
省略する。
図８を参照して前述した正規のデコーダに比べて、デコ
ード動作禁止制御用MOS FET Ｅ18が省略され、これに伴
ってその入力配線が省略された点が異なり、その他の図
３中、図８と同一部分には同一符号を付してその説明を
省略する。
【００４１】次に、上記構成の相異に基づく本発明メモ
リの動作の特徴部分について説明する。通常、予備のデ
コーダの制御信号Ｅ，Ｅ- 出力は“０”，“１”になっ
ており、アドレスバッファのバッファ段２１，２２は、
MOS FET Ｅ53，Ｅ54がオンになっているため通常通りア
ドレスデータＡｉ，Ａｉ- を出力し、正規のデコーダに
より正規のメモリセルが選択されている。
リの動作の特徴部分について説明する。通常、予備のデ
コーダの制御信号Ｅ，Ｅ- 出力は“０”，“１”になっ
ており、アドレスバッファのバッファ段２１，２２は、
MOS FET Ｅ53，Ｅ54がオンになっているため通常通りア
ドレスデータＡｉ，Ａｉ- を出力し、正規のデコーダに
より正規のメモリセルが選択されている。
【００４２】これに対して、アドレスデータ入力ａi が
不良アドレスになると、予備のデコーダでデコードが行
なわれ、そのバッファ段６１，６２の制御信号Ｅ，Ｅ-
出力は“１”，“０”になり、これによって、アドレス
バッファのバッファ段２１，２２はMOS FET Ｅ53，Ｅ54
がオフになり、MOS FET Ｍ53，Ｍ54は完全にオンになる
からＡｉ，Ａｉ- は共に“１”で同相になる。このた
め、正規のデコーダのデコード入力が全て“０”のデコ
ード成立条件を満足しなくなり、正規のメモリセルが選
択されなくなる。
不良アドレスになると、予備のデコーダでデコードが行
なわれ、そのバッファ段６１，６２の制御信号Ｅ，Ｅ-
出力は“１”，“０”になり、これによって、アドレス
バッファのバッファ段２１，２２はMOS FET Ｅ53，Ｅ54
がオフになり、MOS FET Ｍ53，Ｍ54は完全にオンになる
からＡｉ，Ａｉ- は共に“１”で同相になる。このた
め、正規のデコーダのデコード入力が全て“０”のデコ
ード成立条件を満足しなくなり、正規のメモリセルが選
択されなくなる。
【００４３】なお、図４は図１のアドレスバッファの変
形例を示しており、図６と同様のバッファ段２１の出力
端と電源Ｖc との間にＮチャンネルでしきい値電圧が０
ｖ付近の制御用MOS FET Ｍ81，Ｍ82を直列に設け、同様
にバッファ段２２の出力端と電源Ｖc との間にMOS FET
Ｍ83，Ｍ84を直列に設け、一方のMOS FET Ｍ81，Ｍ83の
ゲートに制御信号Ｅ- を、他方のMOS FET Ｍ82，Ｍ84の
ゲートに制御信号Ｅを与え、これらのMOS FET Ｍ81，Ｍ
82の接続点およびＭ83，Ｍ84の接続点からアドレスデー
タＡｉ，Ａｉ- を取り出すようにしたものであり、その
他の図４中、図１と同一部分には同一符号を付してその
説明を省略する。上記図４のアドレスバッファにおいて
も、前述したアドレスバッファの構成と同様に制御信号
Ｅ，Ｅ-入力が“０”，“１”のときは通常通りの動作
を行ない、制御信号Ｅ，Ｅ-入力が“１”，“０”のと
きはＡｉ，Ａｉ- 出力が共に“１”で同相になる。
形例を示しており、図６と同様のバッファ段２１の出力
端と電源Ｖc との間にＮチャンネルでしきい値電圧が０
ｖ付近の制御用MOS FET Ｍ81，Ｍ82を直列に設け、同様
にバッファ段２２の出力端と電源Ｖc との間にMOS FET
Ｍ83，Ｍ84を直列に設け、一方のMOS FET Ｍ81，Ｍ83の
ゲートに制御信号Ｅ- を、他方のMOS FET Ｍ82，Ｍ84の
ゲートに制御信号Ｅを与え、これらのMOS FET Ｍ81，Ｍ
82の接続点およびＭ83，Ｍ84の接続点からアドレスデー
タＡｉ，Ａｉ- を取り出すようにしたものであり、その
他の図４中、図１と同一部分には同一符号を付してその
説明を省略する。上記図４のアドレスバッファにおいて
も、前述したアドレスバッファの構成と同様に制御信号
Ｅ，Ｅ-入力が“０”，“１”のときは通常通りの動作
を行ない、制御信号Ｅ，Ｅ-入力が“１”，“０”のと
きはＡｉ，Ａｉ- 出力が共に“１”で同相になる。
【００４４】すなわち、上述した半導体メモリ装置は、
アドレスバッファ回路から正規のデコーダ用のアドレス
データＡｉ，Ａｉ- および予備のデコーダ用のアドレス
データＡｉ′，Ａｉ- ′を別々に出力させ、予備メモリ
セル選択状態で予備のデコーダに不良アドレスが入力す
ると、予備のデコーダから予備メモリセル駆動信号とは
別にアドレスバッファ制御信号Ｅ，Ｅ- を出力させ、前
記アドレスバッファ回路から出力する正規のデコーダ用
のアドレスデータＡｉ，Ａｉ- を互いに同相とするよう
に前記アドレスバッファ制御信号Ｅ，Ｅ- により制御し
ている。
アドレスバッファ回路から正規のデコーダ用のアドレス
データＡｉ，Ａｉ- および予備のデコーダ用のアドレス
データＡｉ′，Ａｉ- ′を別々に出力させ、予備メモリ
セル選択状態で予備のデコーダに不良アドレスが入力す
ると、予備のデコーダから予備メモリセル駆動信号とは
別にアドレスバッファ制御信号Ｅ，Ｅ- を出力させ、前
記アドレスバッファ回路から出力する正規のデコーダ用
のアドレスデータＡｉ，Ａｉ- を互いに同相とするよう
に前記アドレスバッファ制御信号Ｅ，Ｅ- により制御し
ている。
【００４５】したがって、予備のメモリセルの非選択時
には正規のデコーダが通常通り正規のメモリセルを選択
するが、予備のメモリセルの選択時には正規のデコーダ
に同相のアドレスデータＡｉ，Ａｉ- の組合せが入力す
るのでデコードが行なわれなくなり、正規のメモリセル
が選択されなくなる。
には正規のデコーダが通常通り正規のメモリセルを選択
するが、予備のメモリセルの選択時には正規のデコーダ
に同相のアドレスデータＡｉ，Ａｉ- の組合せが入力す
るのでデコードが行なわれなくなり、正規のメモリセル
が選択されなくなる。
【００４６】これによって、正規のデコーダのデコード
動作禁止制御入力用MOS FET およびこれへの配線が不要
になるので正規のデコーダの占有面積が小さくて済む。
また、予備のデコーダの最終出力段MOS FET は、上記デ
コード動作禁止制御入力用MOS FET を駆動しなくて済
み、その駆動能力は正規のデコーダの最終出力段MOS FE
T のそれと同等でよく、その占有面積は小さくて済む。
動作禁止制御入力用MOS FET およびこれへの配線が不要
になるので正規のデコーダの占有面積が小さくて済む。
また、予備のデコーダの最終出力段MOS FET は、上記デ
コード動作禁止制御入力用MOS FET を駆動しなくて済
み、その駆動能力は正規のデコーダの最終出力段MOS FE
T のそれと同等でよく、その占有面積は小さくて済む。
【００４７】
【発明の効果】以上説明したようにこの発明によれば、
正規のデコーダのデコード動作禁止制御入力用素子およ
びその入力配線が不要となって正規のデコーダの占有面
積を小さくでき、また予備のデコーダの最終出力素子の
駆動能力を正規のデコーダのそれと同等に形成できて予
備のデコーダの占有面積も小さくすることができる半導
体メモリ装置が提供できる。
正規のデコーダのデコード動作禁止制御入力用素子およ
びその入力配線が不要となって正規のデコーダの占有面
積を小さくでき、また予備のデコーダの最終出力素子の
駆動能力を正規のデコーダのそれと同等に形成できて予
備のデコーダの占有面積も小さくすることができる半導
体メモリ装置が提供できる。
【図１】この発明の要部のアドレスバッファの構成を示
す回路図。
す回路図。
【図２】この発明の要部の予備のデコーダの構成を示す
回路図。
回路図。
【図３】この発明の要部の正規のデコーダの一部の構成
を示す回路図。
を示す回路図。
【図４】図１の変形例の構成を示す回路図。
【図５】従来の冗長性機能を持つ半導体メモリ装置の主
要部を示すブロック図。
要部を示すブロック図。
【図６】図５のアドレスバッファを取り出してその一例
を示す回路図。
を示す回路図。
【図７】図５の予備のデコーダを取り出してその一例を
示す回路図。
示す回路図。
【図８】図５の正規のデコーダを取り出してその一例を
示す回路図。
示す回路図。
１…正規のメモリセル、２…予備のメモリセル、３…ア
ドレスバッファ、４…正規のデコーダ、５…予備のデコ
ーダ、５１，５２．６１，６２，…バッファ段、Ｍ53，
Ｍ54，Ｅ53，Ｅ54，Ｍ81〜Ｍ84…制御用MOS FET 。
ドレスバッファ、４…正規のデコーダ、５…予備のデコ
ーダ、５１，５２．６１，６２，…バッファ段、Ｍ53，
Ｍ54，Ｅ53，Ｅ54，Ｍ81〜Ｍ84…制御用MOS FET 。
Claims (1)
- 【請求項１】 正規のメモリセルと、 前記正規のメモリセル内に不良のメモリセルがある場合
に救済するための予備のメモリセルと、 前記正規のメモリセルに接続されアドレス入力に対応し
た前記メモリセルを選択するためにデコード出力を前記
正規のメモリセルに供給するための正規のデコーダと、 ヒューズ素子を選択的に切断することによって前記不良
のメモリセルに対応するアドレスを記憶しかつ前記不良
のメモリセルに対応するアドレスが入力された時に前記
不良のメモリセルに対応した予備のメモリセルを選択す
るためにデコード出力を前記予備のメモリセルに供給す
ると共に前記正規のデコーダの動作を制御するための制
御信号を出力するための予備のデコ−ダと、 前記正規のデコーダへの入力信号を供給する第１の信号
伝達経路と、 前記第１の信号伝達経路上の前記入力信号と同等であ
り、かつ前記正規のメモリセル内の不良のメモリセルに
対応する前記正規のデコーダへの入力信号と同等の入力
信号を前記予備のデコーダの入力信号として供給する第
２の信号伝達経路と、前記予備のデコーダ内に設けられ、 前記予備のメモリセ
ルが選択されるアドレスが入力された時、前記ヒューズ
素子に記憶されたアドレスによって予備のデコ−ダ内の
デコードの信号が発せられ、このデコード信号に基づい
て、前記予備のメモリセルを選択するために前記予備の
メモリセルに供給する前記デコード出力を出力し、前記
デコード信号に基づいて、前記予備のメモリセルに供給
される前記デコード出力とは異なる前記制御信号を出力
し、前記制御信号が前記第１の信号伝達経路中の前記正
規のデコーダへ供給される前記入力信号の少なくとも１
つを前記正規のデコ−ダにより前記正規のメモリセルが
選択されない論理レベルに設定することにより前記正規
のデコーダの動作を制御して前記予備のメモリセルが選
択された時に、前記正規のメモリセルが選択されないよ
うする制御手段とを具備することを特徴とする半導体メ
モリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4124558A JP2582987B2 (ja) | 1992-05-18 | 1992-05-18 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4124558A JP2582987B2 (ja) | 1992-05-18 | 1992-05-18 | 半導体メモリ装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57180273A Division JPS5971199A (ja) | 1982-10-14 | 1982-10-14 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05135599A JPH05135599A (ja) | 1993-06-01 |
| JP2582987B2 true JP2582987B2 (ja) | 1997-02-19 |
Family
ID=14888456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4124558A Expired - Lifetime JP2582987B2 (ja) | 1992-05-18 | 1992-05-18 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2582987B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4255144B2 (ja) * | 1998-05-28 | 2009-04-15 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5261933A (en) * | 1975-11-18 | 1977-05-21 | Nec Corp | Memory unit |
| JPS5971199A (ja) * | 1982-10-14 | 1984-04-21 | Toshiba Corp | 半導体メモリ装置 |
-
1992
- 1992-05-18 JP JP4124558A patent/JP2582987B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05135599A (ja) | 1993-06-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |