JPS5969960A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPS5969960A JPS5969960A JP18090582A JP18090582A JPS5969960A JP S5969960 A JPS5969960 A JP S5969960A JP 18090582 A JP18090582 A JP 18090582A JP 18090582 A JP18090582 A JP 18090582A JP S5969960 A JPS5969960 A JP S5969960A
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- Japan
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- emitter
- integrated circuit
- conductivity type
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8222—Bipolar technology
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はパイポーラ集積回路に適する半導体集積回路の
製造方法に関する。
製造方法に関する。
近年半導体集積回路の進歩は著しく、微細加工技術,イ
オン注入技術,浅い拡散技術,ドライエッチング技術,
選択酸化技術,絶縁物理め込み技術等がこれに大きく寄
与している。この中でバイポーラ型集積回路牛JにEC
L(Emi tterCoupled Log+c)
、I L(Integrated Injectio
nLog+c)にとって高集積度化、高速度化をはかる
のに選択酸化技術ないし絶縁物理め込み技術。
オン注入技術,浅い拡散技術,ドライエッチング技術,
選択酸化技術,絶縁物理め込み技術等がこれに大きく寄
与している。この中でバイポーラ型集積回路牛JにEC
L(Emi tterCoupled Log+c)
、I L(Integrated Injectio
nLog+c)にとって高集積度化、高速度化をはかる
のに選択酸化技術ないし絶縁物理め込み技術。
浅い引ム散技術は必要欠くべからざる技術である。
上記選択酸化技術ないし絶縁物理め込み技術は、素子の
微細化、縮少化、寄生容部の低減化をもたらす。
微細化、縮少化、寄生容部の低減化をもたらす。
例えば上記技術の中で、選択酸化技術を使用[−だバイ
ポーラ集積回路を考えてみる。第1図はNPN型トラン
ジスタの断面図1であり、J妊P−型シリコン基板、2
はN型埋め込み層、3は積Iメエビタキシャル層、4は
選択酸化によるシリコン酸化膜、5はP〕す活性ベース
層、6は浅いエミッタ層、7はN型多結晶シリコン膜(
ドープトポリシリコン)である。
ポーラ集積回路を考えてみる。第1図はNPN型トラン
ジスタの断面図1であり、J妊P−型シリコン基板、2
はN型埋め込み層、3は積Iメエビタキシャル層、4は
選択酸化によるシリコン酸化膜、5はP〕す活性ベース
層、6は浅いエミッタ層、7はN型多結晶シリコン膜(
ドープトポリシリコン)である。
第1図の場合、集積度を向上させるために酸化膜4をマ
スクにエミッタ開口する(アイソプラナ■といわれる)
と、図の如くベース層5のはじの酸化膜4が後退し、ポ
リシリコンJ!、7でエミツタ層6を形成した場合、A
の部分と比較してBの部分のベース幅が狭くなり、NP
N )ランノスタのコレクタ、エミッタ間がリーク、或
いは最悪の場合ショートしてしまうものであった。更に
グランド部やバイアJ?−ラトランソスタのコレクタ層
にNディープ拡散層がある場合には、熱酸化によりペー
ス層上よりも厚く酷゛化肋゛ が形成されているので、
よシペース層のけしの酸化膜4が後退して更に悪化する
し、酸化月中4とエピタキシャル層3との境界伺近でN
+エミッタ異常拡散が発生しても同様にエレクタ、エミ
ッタ間がリーク或いはショートしてし1う。またI2L
を高性能化させるために徴に11[化すると、それにつ
れてベース幅を狭くするかベース濃度を薄くする必要を
生ずる。との場合もエミッタ拡散が進行し、同様にコレ
クタ、エミ、り間がリークまたはショートしやすいもの
であった。
スクにエミッタ開口する(アイソプラナ■といわれる)
と、図の如くベース層5のはじの酸化膜4が後退し、ポ
リシリコンJ!、7でエミツタ層6を形成した場合、A
の部分と比較してBの部分のベース幅が狭くなり、NP
N )ランノスタのコレクタ、エミッタ間がリーク、或
いは最悪の場合ショートしてしまうものであった。更に
グランド部やバイアJ?−ラトランソスタのコレクタ層
にNディープ拡散層がある場合には、熱酸化によりペー
ス層上よりも厚く酷゛化肋゛ が形成されているので、
よシペース層のけしの酸化膜4が後退して更に悪化する
し、酸化月中4とエピタキシャル層3との境界伺近でN
+エミッタ異常拡散が発生しても同様にエレクタ、エミ
ッタ間がリーク或いはショートしてし1う。またI2L
を高性能化させるために徴に11[化すると、それにつ
れてベース幅を狭くするかベース濃度を薄くする必要を
生ずる。との場合もエミッタ拡散が進行し、同様にコレ
クタ、エミ、り間がリークまたはショートしやすいもの
であった。
本発明は上記実情に鑑みてなされたもので、前記エミッ
タ開口時におけるベース周辺でのベース幅を狭くするこ
となく、コレクタ、エミッタ間のリーク捷たけショート
を防止することができる半導体集積回路の製造方法を提
供しようとするものである。
タ開口時におけるベース周辺でのベース幅を狭くするこ
となく、コレクタ、エミッタ間のリーク捷たけショート
を防止することができる半導体集積回路の製造方法を提
供しようとするものである。
即ち本発明は、半導体層上の不活性領域に厚い銹丑j′
体層を形成し、前記半導体層上の活性領域には比較的薄
い誘電、体層を形成する工程と、この活性領域上の薄い
誘電体層の一部をエツチング除去し、活性領域に逆導電
型の不純物層を形成してから、エツチング開口した部分
に前記半導体層と同じ導■型の浅い高濃度層を形成すZ
、工程とを具備すること(Cより、前記厚い誘電体をマ
スクにしてエミッタ開口する場合、このエミッタ開口す
る部分からベース及びエミッタを形成し、以って上記ベ
ース2エミツタ部分が轡くならないようにしたものであ
る。
体層を形成し、前記半導体層上の活性領域には比較的薄
い誘電、体層を形成する工程と、この活性領域上の薄い
誘電体層の一部をエツチング除去し、活性領域に逆導電
型の不純物層を形成してから、エツチング開口した部分
に前記半導体層と同じ導■型の浅い高濃度層を形成すZ
、工程とを具備すること(Cより、前記厚い誘電体をマ
スクにしてエミッタ開口する場合、このエミッタ開口す
る部分からベース及びエミッタを形成し、以って上記ベ
ース2エミツタ部分が轡くならないようにしたものであ
る。
以下図面を参照して本発明の一実施例を説明する。甘ず
第2図(a)に示す如<pnvシリコン基板11上に、
Asの選択拡散はよ月抄埋め込み層12を形成し、更に
厚さ略2μのN型エピタキシャル層13を成長させてか
ら、Nディープ層14を形成する。次に薄い熱酸化膜1
5をエピタキシャル13上に300λ形成し、更に連続
的に厚さ100OXのシリコン窒化膜16を減圧CVD
法により形成し、活性領域以外の部分のこれらの膜をエ
ツチング除去してから、シリコン窒化膜16をマスクに
KOHとイソゾロビルアルコールによる異方性エツチン
グを08μ実施する。との場合斜めのエツチング面は(
111)。
第2図(a)に示す如<pnvシリコン基板11上に、
Asの選択拡散はよ月抄埋め込み層12を形成し、更に
厚さ略2μのN型エピタキシャル層13を成長させてか
ら、Nディープ層14を形成する。次に薄い熱酸化膜1
5をエピタキシャル13上に300λ形成し、更に連続
的に厚さ100OXのシリコン窒化膜16を減圧CVD
法により形成し、活性領域以外の部分のこれらの膜をエ
ツチング除去してから、シリコン窒化膜16をマスクに
KOHとイソゾロビルアルコールによる異方性エツチン
グを08μ実施する。との場合斜めのエツチング面は(
111)。
底面は(110’)方位である。その後エツチング開口
の一部分にPアイソレーション膜17を形成する。
の一部分にPアイソレーション膜17を形成する。
次に第2図(b)に示すように、高圧1000℃の水素
燃焼酸化により厚さ16μのシリコン酸化膜18を形成
した。その後シリコン窒化膜16と薄いシリコン酸化膜
15をエツチング除去してから、クリーンな熱酸化膜1
9を、用度エピタキシャル層13上に1000℃ドライ
02酸化にて略500.1 N計ディーグ層14上に略
800X形成した。
燃焼酸化により厚さ16μのシリコン酸化膜18を形成
した。その後シリコン窒化膜16と薄いシリコン酸化膜
15をエツチング除去してから、クリーンな熱酸化膜1
9を、用度エピタキシャル層13上に1000℃ドライ
02酸化にて略500.1 N計ディーグ層14上に略
800X形成した。
次に第2図(c)に示すように、薄いシリコン酸化膜1
9を通してP外部ベース層20をポロンのそオンインプ
ランテーションにより形成する。
9を通してP外部ベース層20をポロンのそオンインプ
ランテーションにより形成する。
これにより形成されるイオン注入層は、その活性化をは
かるために高温アニール処理を含むことは勿論である。
かるために高温アニール処理を含むことは勿論である。
それからエミッタ開口するために、エピタキシャル層1
3上と耐ディープ層14土の酸化膜19を、フィールド
部の厚いシリコン酸化膜18をマスクにしてエツチング
除去する。勿論厚いシリコン酸化膜18の存在しない部
分のマスクにはレジストを用いている。
3上と耐ディープ層14土の酸化膜19を、フィールド
部の厚いシリコン酸化膜18をマスクにしてエツチング
除去する。勿論厚いシリコン酸化膜18の存在しない部
分のマスクにはレジストを用いている。
この場合ゲート領域近くのフィールド部のシリコン酸化
膜18が後退し、斜め方向を有するエピタキシャル層(
Cの部分)13が露出する。
膜18が後退し、斜め方向を有するエピタキシャル層(
Cの部分)13が露出する。
次に第2図(d)に示す如くボロンのイオンインプラン
テーションにより、比較的濃度の薄い浅いP−ベース層
21を形成してから、濃度lXl0”謡−3で厚さ略2
000Xの砒素ドープの多結晶シリコン膜22を堆積し
、ドライエツチング技術を用いてエミッタ領域、コレク
タ領域、グランド領域のみこれを残置せしめた。
テーションにより、比較的濃度の薄い浅いP−ベース層
21を形成してから、濃度lXl0”謡−3で厚さ略2
000Xの砒素ドープの多結晶シリコン膜22を堆積し
、ドライエツチング技術を用いてエミッタ領域、コレク
タ領域、グランド領域のみこれを残置せしめた。
引きつづき第2図(e)に示されるように、全面にCV
D膜及びPSG膜23を連続的に堆積せしめ、隣ケゞツ
タ処理及び1000℃にてエミッタ拡散を実施して浅い
N+エミッタ層24を形成した。
D膜及びPSG膜23を連続的に堆積せしめ、隣ケゞツ
タ処理及び1000℃にてエミッタ拡散を実施して浅い
N+エミッタ層24を形成した。
また外部ペース層20上及びエミッタ部、コレクタ部(
グランド部)上の絶縁膜23をエツチングしてコン・タ
クト孔を開口した後、Aa配I%!25を形成してバイ
ポーラ集積回路を製造した。
グランド部)上の絶縁膜23をエツチングしてコン・タ
クト孔を開口した後、Aa配I%!25を形成してバイ
ポーラ集積回路を製造した。
上記の如くバイポーラトランジスタを形成すると、選択
酸化で形成した厚l/−1酸イヒ膜18をマスクとして
エミッタ開口する場合、該厚い酸化IIeが第2図(c
)のCの部分が露出するが、上記エミッタ開口部を利用
[7てベース層21.エミツタ層24を形成するからペ
ース幅が全体的に一定化でき、従ってエミッタ、コレク
タ間のリーク或いはショートを防止できる。本方法を■
2 Lに適用すれば、上記厚い酸化膜をマスクにするか
ら、Sc/Sn (ScはコレクタlT11積、SBは
ペース面積)が大となって逆方向輻流増幅率βupが大
にできる。また製造プロセスも何ら工程増加がなく、実
施が容易である。
酸化で形成した厚l/−1酸イヒ膜18をマスクとして
エミッタ開口する場合、該厚い酸化IIeが第2図(c
)のCの部分が露出するが、上記エミッタ開口部を利用
[7てベース層21.エミツタ層24を形成するからペ
ース幅が全体的に一定化でき、従ってエミッタ、コレク
タ間のリーク或いはショートを防止できる。本方法を■
2 Lに適用すれば、上記厚い酸化膜をマスクにするか
ら、Sc/Sn (ScはコレクタlT11積、SBは
ペース面積)が大となって逆方向輻流増幅率βupが大
にできる。また製造プロセスも何ら工程増加がなく、実
施が容易である。
なお本発明は上記実施例のみに限られることなく、種々
の応用が可能である。例えば実施例では、フィールド部
にノリい選択酸化膜を採用しているが、RIE (Re
active Ion Etching) 技術な
どを使用した絶縁物理め込みでも可能である。
の応用が可能である。例えば実施例では、フィールド部
にノリい選択酸化膜を採用しているが、RIE (Re
active Ion Etching) 技術な
どを使用した絶縁物理め込みでも可能である。
以上説明した如く本発明によれば、バイポーラ集積回路
の層間リークないしショートが防止できるため、高歩留
化された半導体集積回路が提供できるものである。
の層間リークないしショートが防止できるため、高歩留
化された半導体集積回路が提供できるものである。
第1図は従来のバイポーラ集積回路の断面図。
第2図(a)ないしくe)は本発明の実施例の製造工程
を示す集積回路断面図である。 11・・・P−型基板、12・・・耐型埋め込み層、1
3・・・N型エピタキシャル層、16川シリコン窒化膜
、18・・・シリコン酸化膜、19シリコン酸化膜、2
0.21− ベース層、22・・・耐多結晶シリコン月
必、24・・・エミツタ層、25・・・A/lt′。 &IO
を示す集積回路断面図である。 11・・・P−型基板、12・・・耐型埋め込み層、1
3・・・N型エピタキシャル層、16川シリコン窒化膜
、18・・・シリコン酸化膜、19シリコン酸化膜、2
0.21− ベース層、22・・・耐多結晶シリコン月
必、24・・・エミツタ層、25・・・A/lt′。 &IO
Claims (4)
- (1)第1導電型半導体層上の不活性領域に厚い誘電体
層を形成し、前記半導体層上の活性領域に比較的薄い誘
電体層を形成する工程と、前記活性領域上の薄い誘電体
層の一部にエツチング開口部を設は該開口部から前記活
性領域に第2導電型の不純物層を形成する工程と、前記
エツチング開口部から前記不純物層に第1導電型不純物
の浅い高濃度層を形成する工程とを具備したことを特徴
とする半導体集積回路の製造方法0 - (2)前記活性領域上の薄い誘電体層の一部をエツチン
グ除去する時に前記不活性領域上の厚い絶縁膜をマスク
に使用することを特徴とする特許請求の範囲第1項に記
載の半導体集積回路の製造方法。 - (3)前記第2導電型不純物層を形成したエツチング開
口部に、第1導電型不純物を含む多結晶シリコン層を設
け、該層からの拡散で前貴己12導電型不純物層に第1
導電型不純物の浅い高濃度層を形成し、前記多結晶シリ
コン層を電極数シ出し配線に使用することを特徴とする
%’f7f請求の範囲第1項または第2項に記載の半導
体集積回路の製造方法。 - (4)前記第2導電型不純物層はベースで、前記第′1
導軍型高濃度層はエミッタであることを特徴とする特許
請求の範囲第1項に記載の半導体集積回路の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18090582A JPS5969960A (ja) | 1982-10-15 | 1982-10-15 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18090582A JPS5969960A (ja) | 1982-10-15 | 1982-10-15 | 半導体集積回路の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5969960A true JPS5969960A (ja) | 1984-04-20 |
Family
ID=16091352
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18090582A Pending JPS5969960A (ja) | 1982-10-15 | 1982-10-15 | 半導体集積回路の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5969960A (ja) |
-
1982
- 1982-10-15 JP JP18090582A patent/JPS5969960A/ja active Pending
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