JPS5968951A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は高密度半導体集積回路の製造における多層配線
技術に関するものであり、多層配線構造において上部電
極のパターン間短絡、パターン断線を防止し、配線を高
歩留りで製造する構造及びその製造方法を提供するもの
である。

従来例の構成とその問題点 従来より一般的に用いられている多層配線構造は、第１
図に示す如く半導体基板１の上に酸化膜２が形成され更
に例えば多結晶シリコン、アルミニウム等の下部電極３
が形成された状態にて、例えばプラズマ法により膜厚１
ミクロン程度のシリのフォトレジストパターン５を形成
した後、第１のフォトレジストパターン５をエツチング
マスクターン５を除去してＡＩｌ膜７を蒸ノ芒酬騙２の
フこのような方法では、例えば下部電極３としてＡｘ膜
を用いた場合、基板表面段差、配線抵抗等からＡｌ膜を
薄くすることが困難であシ膜厚１ミクロン程度が必要と
なる。しかも高密度、高集積度化されるとパターンも微
細となって、下部電極パターン形成方法は微細加工に有
利なりアクティブスパッタエツチング法のような異方性
エツチング法が用いられる。つまシ異方性エツチングで
あるためエツジがシャープとなり急峻（例えば基板表面
に対して垂直）なパターンが得られる。このような急峻
な段差を有する下部電極上に絶縁膜を堆積した後、スル
ーホールを形成し下部電極に直交して上部電極を形成す
る場合、次のような問題が発生する。

すなわち、第１図ｄ工程にて上記下部電極３のエツジ部
９での上記第２の７オトレジストハターン８の膜厚■は
非常に薄くなる。このような状態でＡＩ膜７を第２のフ
ォトレジストパターン８をエツチングマスクとしてドラ
イエツチングした場合、上記エッチ部９の第２のフォト
レジストパターン８の膜厚■は非常に薄いため、Ａａ膜
７のエツチング中に、下部電極３のエツジ部９の膜厚■
がゼロとなり、ひいては下部電極３上のＡｌ　膜７がエ
ツチングされ、上部電極７′のエツジ部９で断線が生じ
る（第１図ｅ）。

またＡｘ膜７のエツチングに異方性エツチング法を用い
るため下部電極３のエツジ部９のＡｌ　膜が完全にエツ
チングオフされず、第２図に示すように下部電極３のエ
ツジ部９にひげ状のＡＡ’膜１０が残ってしまい、上部
電極７′のパターン間短絡が発生する（第２図）０ 以上のような問題点を解決すべくポリイミドフィルム（
ＰＩＱ）を用いた急峻段差の緩和法が検討されているが
、ＰＩＱ　は回転法にて塗布するため下部電極上では極
端に薄くなりピンホールが発生し層間短絡が生じる。こ
の対策としてＰＩＱ　の膜厚を数ミクロンと厚くしてい
るが、この場合スルーホールでの段差が大きくなり、上
部電極のパターン断線が発生することになる。また、Ｐ
ＩＱは３０ｏ℃程度の熱処理しか入れられないため４０
０℃以上での組立ボンディング後の信頼性に問題の生じ
る確率が高くなる。更にＰＩＱは不純物含有量が多く、
外部不純物のトラップ効果が小さいことから、デバイス
の特性変動が大きくなる傾向にある。

元部の目的 本発明はこのような従来法の問題点を解決すべく高歩留
りで、しかも信頼性の高い多層配線構造を提供するもの
である。

発明の構成 寸ず本発明の下部配線部の構造を第３図に示す。

半導体基板１１上に形成された電極１２の側面１３及び
半導体基板１１」二のみに電極１２側が厚く離れるにし
たがって薄くなる絶縁膜を形成した構造で、この上にさ
らに絶縁膜１４を形成した構造で、この上にさらに絶縁
膜を介して第２の配線を形成するものである。

続いて第３図の構造の製造方法について第４図フォトレ
ジストパターン２３をエツチングマスクで７オトレジス
トパターン２３及びフォトレジス実施例の説明 次に本発明の一実施例を第６図に示す。第５図は下部、
上部電極ともにＡＪ膜を用いた場合の多層配線構造であ
る。半導体基板３１上に下部電極用としての第１八ｌ膜
３２を膜厚１ミクロン程度縁膜が形成されていてもよい
。次に第１のフォトレジストパターン３３をエツチング
マスクとして、ウェットエツチング法あるいは例えば西
塩化炭素をエツチングオンとする異方性ドライエツチン
グ続いて第１のフォトレジストパターン３３を残した状
態でシリカフィルム（例えばシリコン濃度：８％）３４
を回転塗布法にて塗布する。この時、回転数３００　Ｏ
ｒｐｍに対して平面でのシリカフィルムの膜厚は０．３
ミクロンであり、第１の７オトレジストパターン３３上
及び側面にはほとんど塗布されない。ちなみに下部電極
３２′　　と第１の７オトレジストパターン３３で形成
される段差は２ミクロンであシ、下部電極３２′　のパ
ターン幅は４ミクロンであった。また回転塗布法を用い
るため、下部電極３２′　側面のシリカフィルム３４に
次に第１のフォトレジストパターン３３を例え３４′　
　のやきしめのために４００〜６００’Ｃ，酸素中にて
３Ｑ分程度の熱処理をほどこす。次に層間絶縁膜として
例えばＣＶＤ　法にてシリコン酸化膜（Ｓ　１０２　）
　３５を０．６　　ミクロン堆積しスルーポ２の７オト
レジストパターン３６を除去した後、上部電極用として
第２のＡＡ膜３７を蒸着する。

この時上記下部電極３２′　の側面は上記シリカフィル
ムパターン３４′　　でおおわれているため、急峻な段
差が緩和されていることから上記第２のＡＡ’膜３７０
表面にも急峻な段差は生じていない。

エツチングマスクとして上記第２のＡＡ’膜３７をウェ
ットエツチング法、あるいはドライエツチング法にてエ
ツチングオンし上部電極３７′　　を形成）４山 すり幻。

他の実施例として下部電極が他の材料２例えば多結晶シ
リコン、各種シリサイド膜等であっても良く、寸だ塗布
する絶縁膜は、シリカフィルムに限らず、ヒ素フィルム
、ＰＩＱ、シリコン樹脂等で３００〜６００°Ｃの温度
に対する耐性があり、しかも回転法、浸漬法等、塗布の
可能な材料であれば同様の効果がある。

また下部電極を形成した後、絶縁膜を塗布する前に第１
のフォトレジストパターンの表面処理としてフレオンガ
ス等フッ素系ガスによるプラズマ処理を入れると、例え
ばシリカフィルム中のアルコールにより第１のフォトレ
ジストパターンが溶解されないことから次のシリカフィ
ルム塗布が容易となる。

発明の効果 以上のべてきたように、本発明は従来の多層配線構造に
て問題となっていた上部電極のパターン間短絡、パター
ン断線、ピンホール密度等を解決するものであり、集積
回路の製造歩留り、信頼性の向上に大きく貢献するもの
である。

【図面の簡単な説明】

第１図ａ　−ｅは従来の多層配線の製造法の工程断面図
、第２図ａは従来法の問題点を示す上面図、同すはａの
Ａ−Ａ／線断面図、第３図は本発明における第１層目配
線部の構造断面図、第４図ａ〜ｄは第３図の構造を得る
だめの製造工程図、第６図ａ　−ｈは本発明の一実施例
の多層配線の製造工程図である。 １１．２１．３１・・・・・・半導体基板、１２．２２
’。 ３２′・・・・・・電極（導電膜パターン）、１３・・
・・・・電極側面、１４．２４’、３４’、３５・・・
・・・絶縁膜、２３゜３３・・・・・・フォトレジスト
パターン、３了・・・・・・第２のＡｌ膜。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 第２図 第５図

Claims (2)

【特許請求の範囲】
1. （１）半導体基板上に選択的に形成された第１の配線と
   、前記第１の配線上に形成されず、前記半導体基板上に
   、前記第１の配線側面部で厚く前記第１の配線から遠ざ
   かるにつれて薄くなるＪ：うに形成された第１の絶縁膜
   と、前記第１の配線および第１の絶縁膜上に形成された
   第２の絶縁膜と、前記第２の絶縁膜上に選択的に形成さ
   れた第２の配線とを備えたことを特徴とする半導体装１
   １６．。
2. （２）半導体基板上に樹脂膜をエツチングマスクとして
   第１の配線を形成する工程と、前記樹脂膜を残した状態
   で第１の絶縁膜を塗布する工程と、前記樹脂膜及び前記
   樹脂膜上の前記第１の絶縁膜を除去する工程と、前記第
   １の配線と第１の絶縁膜上に第２の絶縁膜を形成する工
   程と、前記第２の絶縁膜上に選択的に第２の配線を形成
   することを特徴とする半導体装置の製造方法。