JPS5963822A - 自己校正型クロック及びタイミング信号発生器 - Google Patents

自己校正型クロック及びタイミング信号発生器

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JPS5963822A
JPS5963822A JP58153986A JP15398683A JPS5963822A JP S5963822 A JPS5963822 A JP S5963822A JP 58153986 A JP58153986 A JP 58153986A JP 15398683 A JP15398683 A JP 15398683A JP S5963822 A JPS5963822 A JP S5963822A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明に１、ＭＯ３回路に関し、特に集積回路のチップ
上で調節機能を果たすＭＯ５回路に関する。同、本発明
と同一の出願人により、１９３２年ｇ月に、皐データ通
信制御装置用データ及びクロック回復シ７テム（ＤＡＴ
Ａ　ＡＮＤ　ＣＬＯＣＫ　ＲＥＣＯＶＥＲＹ　ＳＹＳＴ
ＥＭＦＣＪＲＤＡＴＡ　ＣＱＶＭＬＪＮＩＣＡＴＩＯＮ
　Ｃ０ＮＴＲ０ＬＬＥＲ）　”　　という名称で出願さ
れた米国特許田願第　　　　号（Ｄ１ｇ２７ｇ／　）は
、本発明の関連特許出願である。
集積回路、特に、ＭＯ５／Ｖ　Ｌ　Ｓ　ｌ　　技術の開
発が進んで、一つのチップの上によシ多くの回路部品を
載せられるようになるにつれ、これらの回路に完全にプ
′ジタルでオンチップ型の自己校正タイミング及びクロ
ッキングが可能□な＝ＩＮ号を採用したいという願望が
さらに強くなっている。
現圧のところ、信号のタイミングやクロックは、オフチ
ップ型又は、分離型、即ち、チップの外に別に設けた集
積回路で発生させている。これらの集積回路は、ワンシ
ョットマルチバイブレータ、位ａロックループ（Ｐ　Ｌ
　Ｌ　’）装置、バイポーラ技術による分離域信号クロ
ック発生装置等、イ重々の従来技術を用いたものである
。上記の従来技術によるタイミング又はクロック殆生装
匝では、タイミング又はクロック期間が正常であるかど
うかを点伏する為に一部にアナログ回路を採用している
。
上り己の点検はタイミング又はクロック期間が常に正確
であることを確かめる為、定期的に行われる。
しかし、この点検により、データの誤動作やロスが生じ
、結果として、回路利用の面から見ると、タイミング又
はクロッキングは常に正確であるとほぼえない。従って
、集積回路と同一チップ上にクロッキング及びタイミン
グ回路を設け、これを伺らかの方法で、自己校正型とし
て、いつまでもタイミング棺度を維持できるようにする
ことが望まれる。
オンチップのクロッキング及びタイミング回路をアナロ
グ回路とすると、ウェーハの連続処理中に物理特性及び
祇堵特性の変化が生じて問題が多い。ウエーノ・からウ
ェーハへ、均一にクロック及び信号タイミングを発生さ
せるのは、製品仕様の積度要求が高い揚８′１犯めで難
しく、特に、クロッキング及び信号タイミングの発生特
性を製造さノ゛シた回路の・ゼラメータに応じて変えな
ければならない場合、バッチ処理で上記発生特性に均一
性を性格するのは、ＭＯＳ技術、即ち、ｎ〜ＩＱｓ　で
は不可能ニ等しい。現在は、抜けタイミングインターフ
ェース回路を用いて、クロッキング及びタイミング１呂
−号を発生さぎ、このＩｌ、３号が所定の調桧穢能を逆
打てきるように出力する前に信号の両度を（ｉｉａかめ
る為の手段を設けている。しかし、いかにすれば、（１
−かな相変でＭＯ５／’ＶＬＳ　ｌ技術、即ち、ｎＭＯ
Ｓ　　に祠脩偵能を実現できるか、又、いかにして信号
の辺４多嬬の１１．′１′発生を正確につかむか、又、
クロッキング及びタイミングを尋人しているｎＭＯ３に
於て、ム１多島ＩＡと選移端の間には、いかなる分ｐｙ
１走ンウＩイＩ在するか尋、勺・向、方法β−の確立で
き４い間跪が多い。
本発明の土たる目的は、乗積回路の連ｈ６ｃ処理に必安
な物理特性及び紙気特性と４目関関係を待たずに、ＭＯ
Ｓ　　技術に自己イ父正型のクロック及び１ｂ゛−号タ
イミングを発生させることにおる。
本発明による自己校正型のクロック及びタイミング信号
発生器は、信頼性が烏く、予め瑞の分解１ヒを選択でき
る。任意のガゾタル改形を連続的に提供する。発生器は
、予め喝の分解能を選択できる組１Ｍ号を発生させる為
の多段手段をゼし、前記多段手段を構成する複数の直列
接続された遅延段の間に、複数の出力又はタラｆをゼし
ている。
各段の遅延は、事実上同一であるので、どの出力を選ん
でも多段手段への入力信号に与えらｒした予定量の遅延
が達成される。校正手段は、−構成要素として本発明装
置に組込ま几でおシ、前記多段手段の各段に接続されて
いる１校正手段は、制御１呂刀を前記各段に送って、各
段の遅延を常に予定量に維持させる。これから説明する
本発明の実施例に於ては、ＨＩＳ記校正手段は、自動周
波数制御（ＡＦＣ）　　ループの形をとっており前記自
動周波数１ＩｉｌＪ御ループに於゛〔は、電圧ｔｉｌｌ
伺発振器（ＶＣＯ）　　の周波数を基準周波数と一致さ
せるよう制御している。前ｉｊｔ；　ＶＣＯは、複数の
直列接続の遅延段を有する。制御電圧は、ｖＣＯの周期
即ち周波数を制御する為、各段に供給される。
前記電圧は、ｖＣＯの周波数を制御するのに用いられる
一方、多段手段を構成する各段の遅延を読姫する為にも
用いられる。遅延う・ｆンの段は、ＶＣＯの段と同一構
造を有する。
多段手段は本質的にｉｔ、ＶＣＯ用の制＃電圧に捕つい
たデジタルの信号伝搬速度をゼする分岐連焼う・ｆノで
ある。
仙岬′電圧ば、回路の構成要素の・？ラメータ即ち該イ
直とは関係４く、７００周波数を比較する為に用いら才
しる基準周波数にのみ関係するので、遅延フ・ｒノの段
当りの遅延は、常時校正され正確に保たれる。促って、
極めて正確な、オンチツーデ型のクロッキング又はタイ
ミングが実現可能となる。
４に発明によれば、一段、又は、板数段の遅延に匹敵す
る剥ＩＡ分解牝が予選択可能な任意の波形を、ｊｌ！！
ｙｌラインのクラン′出力として得ることができる。
このタッグ出力と、従来の論理機能、即１ち、プログラ
ムｇＪ能なｌ！Ｈ＠理回路構成を組合せれば、どのよう
な形のデジタル波形でも望み通りの波形を選択すること
が可能となる。但し前記の′ｙ′ソタル波形は、遅延ラ
インの段に対し既に分解化（遅延時間）が解っている波
形に限定される。前記の回路には、回路の要求に合った
、乗積、自己校正型クロック又はタイミング発生器を設
計段階で包含させて、単一チップに構成することが可能
である。前記自己校正型のタロツク又はタイミング発生
器の例としては、デバイスコントローラ、メモＩＪ　（
７ターフエース、等、単一チップ上に設ける乗積回路ザ
ブシステムが挙げられる。
上記の構成によるクロック又はタイミング発生器を導入
したＭ　ＯＳ　回路では、〜１０５　回路の処理や環境
処理（例えば、温度変化）等の問題から独立した形で、
タロツク又はタイミングが発生・供給されるので、ＭＯ
Ｓ　回路の機能が惟めて正確に実現される一方、クロッ
キング及びタイミングの分解能も極めて高度となシ、単
一チツゾ上ｔζ両慎能を併せ持つことができて利点が大
きい。
又、単−ＭＯ３チップ上に設けた幾つかの異柚のサシシ
ステムを非同期で操作する為の、非同期クロッキングも
容易に実現可能である。チップ上のサシシステムに、各
自クロッキング源を設ければ、一つ一つのクロッキング
源を同一チップ上に設けられた他の幾つかのクロッキン
グ源、又ハ、他の全てのクロッキング源と非同期とする
ことができる。どのケースでも、同期、非同期に係わら
ず、チップ上のサブシステム全体に多段遅延ラインを巡
らせた単一のＡ’ＦＣループ、又は、チップ上のヤブン
ステム全体に投って巡らせたＡＦＣループと；ＭｔＡラ
インのＭｌｆ＝ｔせから自己校正型のクロッキング及び
タイミングを発生させることが可能である。
クロックを発生させるのに遅延ジインを用いるのは、決
して目〃「シい技術でｔＪないが（ｆｌｌえば、７９ｇ
θ年、アジソン　ウニズレ−出版社（Ａｄａ　ｌ　５ｏ
ｎ−Ｗｅｓｌｅｙ　　ＰｕｂｌｌｓｈｌｎｇＣｏｎ＋ｐ
ａｎｙ　）刊、カーパー好−ド　リン　コアウェイ（Ｃ
ａｒｖｅｒ　　Ｍｅａｃｌ　。
Ｌｙｎｎ　　Ｃｏｎｗａｙ　）　　’４、　’ＶＬＳＩ
システム入門（Ｉｎｔ、ｒｏｄｕｃｔｌｏｎ　　ｔｏ　
　ＶＬＳＩ　　ｓｙｓｔｅｍｓ　）”、２３３貞〜２３
乙頁のＶＬＳ　ｌシステムのタイミングに於けるクロッ
クの発生に関するβ己述を顧照のこと）、遅延ラインを
自己校正型とした点は、この分野に於ける新規の発明で
ある。
以下、本発明を添付図面に沿って説明する。
第１図に示す通り、本発明の自己校正型集積クロック及
びタイミング信号発生器１ｏには、自動周波数制御１　
（ＡＦＣ）　　ルーフ’１２が設けてあり、このＡＦＣ
ループ１２には、基準周波数Ｒｆ　が入力１４として供
給される。ルーフ″１２ｅユ、基準周波数又は、基準周
波数を数倍した周波数で、電圧）ｂｌ」併発振器（ｖｃ
ｏ）ｉａを、鳴動させる３、このＷ、動は、従米通りの
方法で行われる。即ち、ＣＱ　　１’８の出力周波数Ｏ
ｆを基準周波数Ｒｆ　と比較し、制御′ｒ匡圧Ｖｃを生
じさせる。このＶＣを次にｖｃｏ　に印加して、■ＣＯ
の周波数をＲ「と一致させるという方法である。前記制
御電圧Ｖｃσ、遅延ライン１６を構成する多段手段の操
作を制御して、入力１５に入力される信号に、予め遅延
を透択・設定する為にも用いられる。この方法によれば
、遅延ライン１６を構成する要素は、串実上、ＶＣｏｌ
Ｂの構成安水と同一であり、■ＣＯの単位遅延ｆｌ：％
ＡＦｃ　　ループ１２を操作することによシ、簡単ＶＣ
解るので、遅延ライン１６による単位遅延もを易に判明
するという利点がおる。従って、人力債−号の予選択分
割を、オンチツｆ型のクロック及びタイミング発生器に
実現することも容易に口■能である。
こｎ−までにも、遅延回路に、タイミング及びりＬ１ツ
キング方式を併用した力ＩＪ、ｈるが、これらは全て、
分離パリ、又は非調整型で、アナログ回路によるもので
あり、性能が低く、旧弊な設ｉ１゛で、岨厘作−眼能不
良の率が篩かった。本発明のクロック及びタイ４フフ１
６号発生器は伎正捜で、外ＢＩＳからシＩい■周ＩＢｔ
、数を人力して調節を行うので、予選択可能な１ｇ′号
分腑能の発生が可能で、しかもこの信号分ｉ’ｊ１．１
ｊ１２　Ｎ、Ｅ　（ｊｌｉに％　ＬＩＩＪ　・ｉｉ　ｔ
Ｑ’ｉ　カーＣきる一ヒに、常時尚い信幀性を脈ｈ１［
ざｎるので、本発明のクロック及びタイミング１ｇ号発
生器は、桟々のタイミング俵りにを最適な形で実現でき
る。
第１図で、ＶＣ０１８の出力は、分周器２ｏに送られ、
ここで、一定の約畝又は因数で割られる。
次に、分周器２０の出力、ｏｆｒｉ、位相／周Ｖ数比軟
器２２へ送られ、ここで基準周波数Ｒｆ　と比較さｎる
。比較器２２の出力は、ループフィルタ及　　′ヒレペ
ルシック２４に送られる。ループフィルタ及びノベルシ
フタ２４は、制御電圧Ｖｃをライン２６に出力する。Ｖ
ｃは、ＲｆとＯｆ間の位相の差の量を示す、比較器２２
のパルス信号に応じて変化する。、ライン２６は、分岐
遅延ライン１６とＶＣｏｌＢ、双方に接続され、こｎら
二つの多段鉄ｉｔ”　ｐｒよって作り出される単位遅延
を制御する。
次に第２図について説明する。第２図は、第１図の発生
器の＊似をより詳しく示す図である。発生器回路の待留
のうち、ｗＪ、２図に説明しきれなかった部分は、第３
図乃至第７図に詳細に図示する。
ｖｃｏｉ８の段は、複数の電圧制御遅延段３゜で構ｔ４
’ｔされていゐ４第コ図の実施例でｒユ、遅延段３０の
数は３個である。各段３ｏは、基本的構成汝素としてイ
ンバータ３２を有し、インバータ３２の前には、・にス
トランジスタ３４が置かれている。
各段３　’Ｏｆ−ｔ、１ＪＬＪ及びＧＮＤ　（十妥咄）
に接続されでいる（第２図、ＶＣＯ１８の中央の段参照
）。
ＶＣｏｌＢの出力３６は、インバータ３８に送られる。
インバータ３８は、緩衝ｉｊ５の役目を果たし、ＶＣＯ
を外部に生じうる負荷から絶縁、隔絶し、ＶＣＯに／Ｊ
Ｉｒ　定の負荷ギヤパシタンス以上のギヤ／４１シタン
スが、かからないようにする。出力３６は、ＶＣｏｌＢ
の第一段のノ９ストランジスタにも、接続さｎ、でおり
、連鎖型の発振器構造を構成して、回路始動を不要と［
７ている。インバータ３Ｂの出力は、分ＩＫ器２０へ入
力される。インバータ３８により■ＣＯ出力３６は、反
転されるが、比較器２２の比較対象となるのは、この信
号の周波数のみであるので、この反転は何ら支障をもた
らさない。
ＶＣｏ　　１８（！ユ、）ｌ＋ｌＪ　ＸＩ　電圧Ｖｃが
、ライン２６を介して各段３０の各ノｅストランソスタ
３４に与えらｎると作動する。ｉｆストランソスタ３４
は、口Ｉ変抵抗器として働き、Ｖｃによりｔｌｉｌｌ　
８される。Ｖｃは比較器２２の出力に応じて変化する。
ＶＣの変化に応じて、トランジスタ３４の抵抗値も変化
するので１．ｆ！ｒ段３０のＲＣ遅延は、常時変化し続
ける。　　ＶＣは、アナログ′−圧であり、ＶＣが低く
なると、トランジスタ３４の抵抗は、犬となり、ＶＣが
旨くなるとトランジスタ３４の抵抗は小となる。
これにつれて、ＶＣ０１８の周波数も減少又は増力１１
シ、Ｒｆ、又は、　その倍数と一致させるべく　１．！
Ｊ如が行なわれる。
ＶＣ０１８の出力の周期、即ち、／サイクルは、全ての
段３０のＭ延の合計の二倍に相当する。これは、周期の
半分の間、全段が尚・ｅ）レスで、残りの半分の間は、
全段が低・リレスとなる為である。
段当りのＭＩＡ：、（−ｒ　ｏ　）は以下の式で求めら
れる：／ 式中、Ｒｆは、基準周波数、Ｄは分周器２０の約数即ち
、除ｄ、ＳはｖＣＯの段の故である。−例として、Ｒｆ
が１０ＭＨ２、Ｄがダ、　Ｓが５段（第２図の実施例に
よる）とすると、一段当りの遅延ｅま、ノ、、５−ｎｓ
　　となる。
分周器２０は、ｖＣＯの出力を割り算して、周波数Ｏｆ
　金出し、これを基準周波数Ｒｆ　と比較する為に、比
軟器２２に送る。この割り算の隙故に、７以上のいかな
る積載でもよい。例えば、除数をグ、基準周波数を／θ
ＭＨｚ　、　’　ＶＣＯの段を５段とすれは、ｖＣＯの
周ＨｍｔまグθＭＨｚとなる。。
前述の凪１く、位相／周波数比較器２２は、ＲｆをＯｒ
と比較し、ＲｆとＯｆの位相が同一でない時には、ＵＰ
及びＤＯＷＮ　　と名トＪけられた二つのパルス１６号
のうち、いずれか一方を出力する。例えば、Ｒｆ　　用
のパルスの先端が比較器２２０入力端子に到んする削り
こ、Ｏｆ用のパルスの先端が到着した揚台には、比較器
２２は、ＤＯＷＮノぐレスを発生しｙムめ、Ｒｆ用の・
９ルスの先端が、同層すると、Ｄ　ＯＷ　Ｎパルスの発
生を蔽了する。同様に、Ｒｆ用六ルスの元錨１がＯｆ用
ノクルスの先端よシ前に到着した場合には、削記二つの
・ぞル亥の到着Ｖこ於ける位４４」左の期間たけ、ＵＰ
−ぐレスが発せらｒＬる。
ＬＩＰ及びＤＯＷＮ　ノ４ルスは、出力４０及び４２と
してチャーソポンプ２８に送られる。チャージポンゾ２
８は”　ＤＤとＧＮＤの間に接続された一対のエンハン
スメントトランジスタ４４及び４６で構成される。ＤＯ
ＷＮ　ノ”レス出力４０は、トランジスタ４４０ベース
に送られ、Ｕ　ｐ　／＃ルス出力４２は、トランジスタ
４６のペースに送られる。トランジスタ４４０ペースに
入力されたノｊルスは、■［、Ｄを、ループフィルタ２
４Ａの入力嬬子４８へ切り侯える動きをする３、トラン
ジスタ４６のペースに入力さオＬだパルス（１、ループ
フィルタ２４ＡケＧ　ｌ’Ｊ　Ｄ　　に切り侠える。
ループフィルタ２４Ａは、狭Ｗ　Ｖ、で低減衰率のＡＦ
Ｃループを構成する二次ループフィルタである。ループ
フィルタ２４Ａは、ＲＣネットワーク、Ｒ□及びＣ１と
、減衰抵抗器Ｒ３で構成される。
ＲＣＣノットワークＲ□及びＣは、入力瑞子４８と接地
用導体の間に接続され、減衰抵抗器Ｒ３げ、Ｒ□　とＣ
の間に接続される　ループフィルタ２４Ａの出力５０は
、転倒形レベルシフタ２４Ｂへ入力され乙。ループフィ
ル、ｚ　２４　ＡのＲ□及びＣの為の数値は、ＲＣＩ７
）時定数をかなり大きくし、帯域１−を低くして、ルー
ツがその入力端子４８に生じｆｃ変化に過微に反応しな
いような数値とする。
抵抗器Ｒ２は、Ｒ工と比べると、抵抗値がかなり小さく
ループの操作に幾分の減我と安定を与える。
Ｒ１とＲ２の間の出力５０は、基本的には、Ｒ２と共に
分圧器を構成し、シフタ２４Ｂに送る出力信刀に小さな
、又は、微ネ用なりゾルを与える。上記に代えて、大型
コンデンサＣの拡散−ｐ＠域に、十分な固Ｍ抵抗を持た
せて、ループの安定性を期すこともｉｉＴ叱である。
ルーｌが電圧値にロックされる時には、ｔＪＰ及びＤＯ
ＷＮ　ノにルスは、イセめで幅の狭い・ンルスとなっＣ
ＩＡ乙ので、出力５０のリプルは、ルーツ回路で（上と
んど（？↓（波されてしまい問題とならない。し１えは
、ルーｆ２４Ａの構成要素の数値と【２て、Ｒ１を約ス
００にΩ、Ｒ２を約弘θにΩ、Ｃを約／θθ。Ｆとする
ことができる。
転倒形レベルシック２４８は、電圧レベルヲＶＣ０１８
の操作に用いることができる所定の電圧範囲に調節する
為、即ち、ライン５０の電圧レベルをＶＣｏ　１８の各
段の入力端子に制御電圧として覚り入れ可能な電圧レベ
ルにシフトする為に設けしれている。エンハンスメント
トランシフタ４４は、ポガイ幼呆及び電流閾値に応じて
電圧時ドを生じるので、■　　と等しい電圧を、コンｒ
１）Ｄ ンザＣに蓄わえることは到底不ｉｊＪ能である。しかし
、ｖＣＯＯ周技故周波数範囲は、ＶＣが■ＤＤに尋しい
時ｖＣＯが最大周波数となる。従って、シフタ２４Ｂは
、ＶＣ０１８の操作に必要な入力要求に見合うように′
電圧レベルをシフトする改さん器の役割を果たす。
シフタ２４Ｂは、第２図に示す堰シ、２つの抵抗器Ｒ３
とＲ４の間に接続された入力エンハンスメントトランソ
スタ５２を＊　シ、前記ｍ　抗５　Ｒ３＆ヒＲ４ｔ、ｉ
、そ゛れぞれｖＬ）Ｌ）とＧＮＤＫ＊Ｋｆｉｇされてい
る。パストランジスタ５２０ペースに十分な電圧が印力
１１されて、トランジスタ５２が、都電状態となってい
る時には、Ｒ３及びＲ４は、分圧器としてＩＩＩＩき、
ＧＮ＋）とｖＬ）Ｄの間に存在する電圧の幾分かを出力
フィン２６にｖｔＣす。フィルタ２４Ａの出力がゼロ又
はＧ　Ｎ　Ｄ　に接続されている揚会には、トランジス
タ５２は専′ル１状態となり得ない。即ち、Ｒ３は空乏
１軸装−ｔ″ｃあり、トランノスタ５２がオフであるか
し、■　　は、直接出力とし゛ＣジインＯ ２６にｊ及枕ざＪ′シる。上自己の説明により、フィル
タ２４Ａから、ルーツの出力５０に出力ざ、ルる′電圧
操作範囲の尚限−圧は、ライン２６のＶｃの心圧抄・作
範囲の低限電圧となυ、７１ルタ２４Ａから、ノ【−ノ
の出力妬１１子５０に出力される一圧操作軸囲の低限′
Ｅれ圧が、フィン２６上のＶＣの電圧操作範１Ｊｉ（の
尚限′電圧どなることが解る。上記のＶＣの限界電圧１
１αの軸回のＶｃ中間″−圧は、ルーツの出力路子５０
から、シフタ２４８の入力端子に印加することが口Ｊ能
な′１圧限界範囲の中間′電圧と、はｙ市扉関猟となす
。
コ１％　ｔ　Ｔ　）ｉｄ　明−Ｃ５ＡＦＣルーフ’　１
２　カｔｔｔ制御′前圧Ｖｃを供給し、この制御゛電圧
ｖｃは、ｖｃｏ　ｉａの出力周仮数Ｏ↑が、基早塙１阪
敗Ｒｆと同相となるよう、常時調節されていることが判
明した。従って、ＶＣＯ１８の各段の遅延は、前述の公
式に工り矛め人定しておいた一段当りのＭ延時間ＴＯに
従って、常に校正されることになる。
次に、力・岐遅延フィン１６の構造をＳ１２明する。
Ｍ延うイン１６は、複数の遅延段６０で１句成さｉ゛＋
。
ている。１％妙段６０は、ＶＣｏ、１８　の各段３０と
同じ構造をＭしているので、・９ストランジスタ３４と
、インバータ３２は、ＶＣｏ　１８　　のノＪ？ストラ
ンソスタ及びインバータと同一符号で示しである。ＭＯ
Ｓ、／Ｖ　Ｌ　Ｓ　ｌ　　技術、即ぢ、ｎＭＯｓ　、に
よる回路に本発明と導入する場合、段３０及び６０で構
成される回路金、同一方向に配置し−Ｃ１装造段階でマ
スク配列にずれが生じても、これらが同−幼果を受け、
結果として、物理特性及び属性が同一となるようにして
いる。できれば、前日己各段の構成ｕ糸は、ウェーハ、
即ち、チツ７″装逸時に、−緒に装造して、チップ上に
大きな製造上のす！Ｌが生じないよりにすることが望ま
しい。さらに、できれば、上ｉ己二つの多段装置のイン
ピーダンス負（ｔｔｒに相似性を与えることが望ましい
。インピーダンスを整合させることは簡単で、整合させ
ようとする段の近傍にもう一つ、コアｆンリーを設けれ
ば良い。このコンブ′ンサｅま、例えば、谷−せ任貝荷
として拗く、分路空乏ノ一式トランノスタとすることが
できる。
１１．ｊ己から、遅延ライン１６の各段δ０が、■ｃ。
１Ｂの６　ｍ−Ｊ　Ｏと、勾ｊ夫上回−の遅延を府−ｒ
ることが（ロ明シ５７′仁。さて、遅延ライン１６の全
段６゜に、又＆Ｘ１、八つかのにζ択した段６ｏに、遍
切なクツ７’６２を設けると、人力信号１５．、予め選
択しｆｃ可１１１分Ｈ「能を射する予定の波形の遅延１
ｊ→５とすることが可能となる。これは、段当シのＭ延
時間ｒ、Ｌ　Ｐ１ｔ＋述の公式カーら求めらｎるし、油
分ｍ能（１ｇ号仏移）点も、ＩＩＹＪ記のタップ６２を
↑め選択するこトンこｊ：９決ンＶＣきるためである。
タップ６２は、グログラム「１１能な６．而」里回路６
４に設直さ７して、所Δの（ｒヒ米かＩり〉１１られて
いる緬埋機能、飼えば、ＯＨ及び　Ａ　Ｎ　ＩＪ　　　
ケ゛−ト　、　寥　ッ　ト　／　リ　セ　ソ　ト　）　
リ　ッブフ１１ツソ、等を遂行し、さ６に、所ノνのク
ロック信号、多相電抜又は非重複クロック信梠へ又は、
タイミング信号を発して、一つ以上の東槓回路、又は、
ＩＣザブシステムの非同期操作、又は、同ル」操作を制
御する。論理ＩＰ回路６４目体に、一つ以上ノアイクロ
コンピュータ（！−設けて、プログラムロエ龍なコント
ローラとし、マイクロコー１゛に従って、クロツノ及び
タイミング（製油を遂行させることも可能である。
又、−例として、クツゾロ２のいずれか一つに入力１＝
号１５を人力して、環状発振器を構成し、予めクロック
回期を選択指定できるタロツク発生器とすることも可能
である１、上記回路で心安とされるの乞Ｉ−２同ル」を
、遅延ライン１６の−Ｉ役当りのＭ延の分解能によって
のみ制限される任意の区分に分割することであるから、
人力信号１５として基ｊ≠周波数Ｒｆ自体ケ用いても、
何の支障もない。
以下、第３図乃至第７図について説明する。第３図乃至
第７図に示す回路構成は、従来技術による回路構成であ
るが、ＡＦＣルーフ”１２０回路構成の詳−を説明する
上で、関連があるので、簡略にωを明する。
第３図及び第Ｓ図は、分周器２０で構成される６１：ｔ
ｌ埋回路を示す図である。第３図の面銘＆；Ｊ、ＶＣＯ
１８から半相のクロッ、夕入力を摩り、そのクロックの
二つの非止抜位相を作シ出す従来のクロック発生器であ
る（　ＡｉＪ　Ｂ己の％ＶＬＳｌ　システム入門〃ｐ、
、１９　＃照）。第グ図は、第３図の超緩衝器ＳＢのＩ
Ｉ−Ｐ、１．Ｉｌｌを示す図である。前記ＳＳは、二つ
のインバータを交差縁Ｉｒ１Ｃシて、位相の１−・マー
ラツゾを確実にしている。これについてＯま、削６己の
翫ＶＬＳ　ｌシステム入門〃　ρ、　／’７．．１２．
７ｇ　ＶＣ詳しく説明ひＪ′している。
クロックの位相（７［、次に、一連の７フトレノスタ隔
室に入力される。第５図に示すように、この一連のシフ
トＶノスタと、人力グ゛−１・６３）よ、従来の項状カ
ウンタを構成している。段、卜１１ち、隔室の数は、所
要の除数と同緯とする。最後のシフトレノスタ隔室を除
く、他の全ての隔室の出力は、ケ゛−トロ３でＮＯＲ処
理されて、カウ、ンターの最初の隔室に入力として送ら
れ、環状カウンタを構成する。最後の隔室の出力Ｏｆは
、比較器２２へ入力される。第６図は、第Ｓ図のシフト
レノスタ隔室の一つを、詳細に示す図である。このシフ
トレノスタ隔至は、従来技術によるもので必シ、前６己
の％ＶＬＳＩシヌテム入門〃のＩｌ、乙７に呼込されて
いる。
第７図は、らγ相／周波数比較器２２の詳細図である。
比軟器２２も、従来技術による回路であシ、鏡面交差接
続のＮ９Ｒゲートを含めた一連のＮＯＲり−ト、及び−
１−出力用のＮＯＲダートで構成さル１いる。比較器２
２は、モトローラ　ツー４Ｑレーン：＃　７　（Ｍ（ｌ
ｔｏｒｏｌａＣＯｒｐＯｒａｔｌＯｎ　）　［のＩＶＩ
Ｃ’７３０θ／１舅Ｃグ０θ０　シリーズの位相／周波
数チップと同様の構造をイイする。この回路ｒよ、人力
１ご号Ｒｔ又はＣ）　ｆ　の雁移偏１に於１厳蓄に作動
する。出力端子４　（ｉ　又＆：、ｉ　４２から出力さ
）′シる・ゼルスの幅ハ、任意の時にＬｊえられる１６
号Ｏｒ及びＯｆに基づく二つの入力バ′ルスの造林Ｓ４
Ｍと趨移端の間のへたたシに比Ｖりする。。
第３図乃−′ｐ：第７図に示される人施列では、ＡＦｃ
ルーフ’１２から、制御電圧ＶＣを送って、単一の遅延
ライン１６を校正しているが、独立した遅延ラインをた
くさん設置する場合でも、一つのＡＦＣルールー２から
、各々の遅延ラインに、制御電圧Ｖｃ　を送って制＃を
行うことができる。例えば、各遅延ラインをオンチップ
の各モジュラ−サブシステムに＆　ｒＺして、そのサブ
システムのクロッキング源とし、このサブシステムと同
一のチップ上に設けられた他のサブシステムの遅ｇライ
ンヲｆａ出して送られてくる他のクロッキング源と同期
、又は、非同期させることも可能である。
第ｇ図は、本発明の自己校正型クロック及びタイミング
信号発生器の一例である。同図の発生器７０は、任意の
二相非重複クロック、Ｐｈｌ　／及びｐＨｉ２を発生す
る。任意のというのけ、Ｐｈ１／及びＰｈ１２の波形を
位相もデユーティサイクルも全く互いに異なる循環周期
を有する波形としうるという意味である。上記の物性は
分岐遅延ラインのどこにクラブを置くかによって、予選
択できる。
第ｇ図の遜娘ライン１２の全遅延時間は１５θｎｓでら
る。ライン７２には、Ｏｎｓ　、　Ｉｌｏ　ｎｓ　、　
９０　ｎＳ。
Ｉｌｏ　ｎｓ　、及びＢｒＯｎｓの段に五個のタップが
ついている。これらのタップの出力は、プログラム可能
な論理回路７４に入力される。遅延ライン７２には、１
５θｎｓ　　の最終段の出力を、フィードバックライン
７６、ＡＮＤ　　ゲート７８を経てフィードバックした
フィードバック信号が入力される。
ＡＮＤ　ゲート７８は、入力８０から、信号イネーブル
クロックを与えられると作動する。
ＡＮＤ　ダート７８が、イネーブルクロック（第７図及
びイネ−ゾルクロック波形参照）を与えられて、作動状
態となると、ライン７６上のフィードバック信号が入力
ライン８２を経て、遅延ライン７２に入力される。従っ
て、このクロックは、第９図の点８４に示されるように
、イネーブルクロックを消去してゲート７８を不能とす
れば、停止することができる。
遅延ライン７２の周波数は、奇数番号の段（この例では
、／　Ｏｎｓ　　の段遅延Ｔｏを有する／夕番目と最終
の段）を選んで、入力ライン８２にフィードバックし、
環状発振器を構成することによシ設定できる。タロツク
の周期は、遅延ライン７２０入力から指定のタップまで
の遅延の二倍となる。
クロック周期の／／２の期間は、低パルス又は鬼θ〃が
ライン７２に伝搬し、残りの／／２の期間は高ノクルス
又は気／〃がライン７２に伝搬する。第７図のＭＩＡラ
インへの入力の波形にこれが図示されている１、即ち、
クロック周期３００’ｎｓ　中、前半の／！；Ｏｎｓの
同は、伝搬ｔｄ号が高く、後半の／　３０　ｎｓは低い ここで注目すべきｔま、遅延ライン７２の一段当りの遅
延を、／θｎｓ　　以下としうる点である、Ｊ仮りに、
一段当りの遅延を／θｎｓ　　とすると、ライン７２は
、７５段で構成され、２．５ｒ＋色　とすれば、ライン
７２ｒよ、６０段で構成されることになる。
段の数が多くなればなる程、信号発生の分解能が高まる
。
図に示した例では、Ｐｆｉ１／及びＰｉｌｌ、２は、３
００ｎｓ　　のサイクル即ち周期を有する。Ｐｈｌ／は
、周期の最初の４１０　ｎｓ　　間高・ぐルスで、残り
の期間は低・セルスとなる。しかるに、Ｐ）１１．２は
、クロック周ル」の最初のｌ１０ｎｓ　　間は低ノヤル
スで、次の７３゜ｎｓ　　間高ノクルスとなり、その次
の乙Ｏｎｓ　　は、再び低・母ルスとなるが、これは、
次の周期の低波形＃Ｊ　１ｆｊＪ　／　／　Ｏｎｓ　（
１）　ｍの部分となる。従って、Ｐｈｌ　／とＰｈ１．
２は、前者はクロック周期中に短い時間を令し、後者は
、クロック周期中に長い時間を有する非■４！ｌ！信号
となる。
第９図に示したＰｉ１１／とｐｈｔコの波形は、回路７
４を構成する二つのＳＲフリップ７０ッゾ８６及び８８
で、（゛れぞれ発生される。フリップフロップ゛８６及
び８８は、従来技術によるもので、その論理図は、第７
０図に示す通りで６９、交差接続したＮ　ＯＲダートと
、一つの出力端子Ｑを有する。フリップフロップ８８と
８６が違つ点は、入力Ｒの位置が反対となっている点の
みである。
フリップフロップ８６の入力、Ｒ及びＳは、それぞｎ１
遅延ライン７２のθｎｓ　　タッグと＋Ｏｎｓタップに
接続され、フリッゾ７０ッ７０８８の入力Ｒは、インバ
ータ８７を介して遅延ライン７２の９０　ｎｓ　　クツ
ン０へ、入力Ｓは、ｌ１０ｎｓ　　タッグへ、それぞれ
、接続される。第９図の波形から、遅延ラインの人力に
、篩パルス又は％　／　／／　ノｆ　）レスを伝搬さぜ
ると、１１：Ｌちにフリップフロップ８６かセットされ
、ｌ−’１）１　／に高出力を発生することが解る。
この尚出力は、前記気／〃・ぐレスが遅延ラインのりＱ
ｎｓ　　遅延点に達するまで続き１ＩＯｎＳ　Ｍ姑点で
、フリップフロラ１７’、８６がリセットさノｔ１低出
力も・こりＪり変わる。同様に、前記％　／　ＩＩ　・
ぐルスは９０　ｎｓ　４＃Ｌ点に［８してくるが、ここ
には、）ＩＪツ７’７０ツゾ８８の人力Ｒに、イン・々
−タ８７が接続されているので、例の効果も生じない。
遅延ライン７２の／／θｎｓ点に達すると、フリップフ
ロッノ８８がセットさ１ＬＰｈｌ　２に嶋出力を発生す
る。
時（１１的に前６己／／θｎＳ点ｊｉＪ達直後に、遅延
ライン７２の７５０ｒＩＳ　　点で、低）９ルス、即ち
、　亀０〃・ヤルスの発生が始まり（遅延ライン成形し
照）、ライン１２の９Ｏｎｓ　　点に、低二進１＋Ｉｔ
として、到達すると、ノリツブフロップ８８が低パルス
状態にリセットされ、３０ＯｎＳ　　のクロック周期の
残すＬＤ　ｂ　ＯＴＩＳ　　間、（ｋｉｅルスを発生す
る。低）Ｒレスの発生ｔま、もちろん、θｎｓ、ｅθｎ
ｓ　、　　Ｉｌｏ　ｎｓのタッグからの人力に、何の影
響も−りえない。
上記の例は、一つ以上のクロラギング信号の周期、位相
、デユーティサイクル、及び、非重複時間が、ＭＯ５／
ＶＬＳ、１　　回路の設唱時に予め選択した数値に従っ
て常時校正され、しかも、その校正処理のｆＩＩＪ御に
融通性があることを示している。本発明Ｃま、１唾めて
融通性が高く、前述の関連特許に発表したデータ通信シ
ステムに、本発明をデータ及びクロック回復システムと
して用いることもできる。又、本発明を、ローカルコン
ピュータネットワークの通信媒体のＩＪ　ｇ−夕として
用れば、正確な１６号の中継操作が期待できる。
さて、これまで本発明を特定の実施例に沿って説明して
きたが、本発明は、上記の実施例に限定されるものでな
く、様々な代案、修正、及び、変形を許容するものであ
る。これらの代案、修正、及び、変形は全て、添付の特
許錆求範囲に包括されるものである。
【図面の簡単な説明】
第１図は、自動周波数制御ル−プしこより自己校正−ｒ
る退択司能な多分岐遅延ラインを有する本発明の乗積ク
ロツタ及びタイミング信号発生器の回路を示す峨鋭図で
ある。 第２図は、第１図の分岐遅延ライン及び自動局仮数ｊｉ
ｉｌＪ御ループの回路構成を、より詳細に示した図であ
る。 第３図及び第Ｓ図は、第２図に示した分周器を実施した
場合の詳細図である。 第３図は、従来の非オー／Ｊ−ランプ型りロック発生藷
を示す図である。 第を図は、第３図の超緩衝器を実施した」局舎の回路を
示す詳細図である。 第Ｓ図は、従来の多段リングカウンタである。 第６図は、第Ｓ図の７フトレジスタ隔至を実施したノ局
舎の回路を示す詳細図である。 第７図は、第２図の位相／周波数比較器を実施した１易
餘のｉ曲ｉ　：１里図である。 第３図は、本発明による二相非オー・々−ラツゾ型クロ
ッキング方式のクロック発生器の実施例を示す図である
。 第９図は、第３図の回路構成の操作を図解した波形図ア
ある。 第１Ｏ図は、第３図に用いられるフリツノフロンｆ理論
を示す論理図である。 １０・・・クロック及びタイミング信号発生器１２・・
・自動周波数制御ループ １６・・・遅延ライン １８・・・電圧制御発振器 ２０・・・分周器 ２２・・・位相／周波数比較器 ２番・・・ループフィルタ及びレペルシフタ−ＦＩＧ　
３ Ｆ／６４ Ｈ６，５ ｎｎ

Claims (1)

  1. 【特許請求の範囲】 ／　１．ｉ！ＩＬ　Ａ、５百１りに接続されて多段手段
    を構成する複数の遅Ｉ／Ｌ段の枚数の出力から、端分解
    能予選択−■能ｌ遅姑１ぼけを作り出す多段手段であっ
    て、該多段＝ｊ＝段のも段の遅延を、互いに等しくして
    、前記複数の出力のうち、どの出力を選んでも、前記多
    段手段・＼の人力（Ｈ号に与えられた予定量の遅延を示
    す如く構成した多段手段と、制御信号を発生し、該制御
    は号を前記多段手段に供給して、連続的に、６一段の前
    記予定ｉｔの遅延を維持させる校正手段から成り、幅分
    解能予選択ｋｉＪ能な任意のデジタル波形を捉ＩＪＵす
    る自己校正型クロック及びタイミング信号発生器。 ｄ、前Ｈ己校正手段が、前記多段手段を構成する遅延段
    と同−ｈ・ｙ造の複数の遅延段を有することを特徴とす
    る特ｒｆｉ青水の範囲＠／項記載の自己校正型クロック
    及びタイミング信号発生器。 ３、前記校正手段が、電圧制御発振器を有する自動周波
    数制御ループでおシ、前記発振器の遅延段を駆動する為
    に発生させた制御Ｏ１′号を、前記遅延手段の遅延段を
    駆動する為の制６４１倍号としても兼用することを特徴
    とする特許請求の範囲第１ＪＩ４又ｉｉ第、２項記載の
    自己校正型クロック及びタイミング信号発生器。 ダ、Ｐｌｉｌｉ己校正手段が電圧制御発振器を有する自
    動周腋数制釧１ループであシ、前記発振器の遅延段を駆
    動する為に発生さ亡た制御信号を、前記多段手段のＭ延
    設を駆動する為の制御信号とし−〔も兼用することを特
    徴とする特許請求の範囲第１墳ｄ己載の自己校正型クロ
    ック及びタイミング信号発生器。 Ｓ、前記自動周波数制御ルーツが、前記′電圧１Ｉ１１
    制御発振器の動作周波数を、基準周波数と比較し、両者
    に２壱がある場ば、その差を示す出力を発生する手段と
    、＋ｍ記制０４１信号であって、前記周波数間の差をボ
    すｉｆｆ！Ｉ　＃電圧を発生させて、＝ｔ＋＝己電圧ル
    １」併発振器の周波数を前記基準周波数と一致させ、然
    して、ＩＪＩＪ記遅延段の全ての段により０（給さｉす
    る単位Ｍ処を、前記自己校正型クロック及びメイミング
    積゛号発生器の回路に存在しうる物理性・ｌ及び電気特
    性のいかなる着具にも係わらず均等とする為のす段とを
    １することを特徴とする特許請求の範囲第Ｉ／−項記載
    の自己校正型クロック及びタイミング１８号発牛器。 ６．１１１記比較器が分周器を刊することを％ｆ改とす
    る：ｌ、ｌＩ’　ａ’［請求の範囲第Ｓ項δ己載の自己
    校正型クロック及びタイミング話号発生器。 ’／−ｆｂｌ側ｌｆｆ１号を発生する為に、基糸周波数
    との比軟に構づいて校正される周波数を発生する周波数
    先生手段と、値数の段で構成され、任意のデジタル波形
    を受は取る為の信号入力を有し、前記人力から入力され
    るＩ］ｉＪ記信号圧信号設定されている遅延を谷々衣わ
    している板数の出力を有するイど号遅処手段でろって、
    段から段へ至るＭ延の分画能を、央貝的ＶＣ等しくして
    、前記複数の出力のどの出力に於てもめ遅延が、その出
    力に接続される段の数と褥しくなるように構成された１
    ６号遅延手段とを有し、ＷｉＪ耐＋１ｉ１Ｊ　ｆｄ４ｊ
    　（ぼ号を、前記遅延手段の各段に送つて、前記入力信
    号が、前記遅延手段の中で伝搬する速此を制御し、然し
    て、前記周波数発生手段の基準周波数に基づき、前記入
    力信号の前記遅延乎段内の伝搬速度が、連続的に校正さ
    れることを特徴とする、端方解能予選択可能な任意のデ
    ジタル波形を提供する、オンチップ回路に集＆用能な自
    己校正型クロック及びタイミング信号発生器。 δ゛、、複数続的に接続さ九た遅処段から、前記水分解
    能を予選択可能な遅延を発生させ、段当りの単位遅延が
    、常時同一である如く、段５シの遅延全校正することを
    特徴とする端方解能予選択可能な任意のデジタル波形を
    提供する方法。
JP58153986A 1982-08-30 1983-08-23 自己校正型クロック及びタイミング信号発生器 Granted JPS5963822A (ja)

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