JPS5961177A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は半導体装置の製造方法に係り、特にセルファラ
インによって製造されるトランジスタの製造方法に関す
るものである。
インによって製造されるトランジスタの製造方法に関す
るものである。
（２）技術の背景
近時、バイポーラ型トランジスタ等の半導体装置をＩＣ
（集積回路）やＬＳＩ（大規模集積回路）等に形成する
場合に、Ｅ Ｅ Ｉ Ｃ（Ｅｌｅｖａｔｅｄ Ｅｌｅ−
ｃｔｒｏｄｅ ＩＣ）と呼ばれる構造でトランジスタを
Ｐ Ｓ Ｓ Ｔ （Ｐｌａｎｅ ５ｕｐｅｒ Ｓｅｌｆ
ａｌｉｇｎ Ｔｒａｎｓｉｓｔｏｒ）と呼ばれる構造と
したものが提案されている。
（集積回路）やＬＳＩ（大規模集積回路）等に形成する
場合に、Ｅ Ｅ Ｉ Ｃ（Ｅｌｅｖａｔｅｄ Ｅｌｅ−
ｃｔｒｏｄｅ ＩＣ）と呼ばれる構造でトランジスタを
Ｐ Ｓ Ｓ Ｔ （Ｐｌａｎｅ ５ｕｐｅｒ Ｓｅｌｆ
ａｌｉｇｎ Ｔｒａｎｓｉｓｔｏｒ）と呼ばれる構造と
したものが提案されている。
このようなＰＳＳＴによって例えばＮＴＬ（Ｎｏｎ Ｔ
ｈｒｅｓｈｏｌｄ Ｌｏｇｉｃ ）回路を形成した場合
にはゲート当りの速度は８０ｐｓとかなり高速の半導体
素子を得ることができる旨の報告がある。
ｈｒｅｓｈｏｌｄ Ｌｏｇｉｃ ）回路を形成した場合
にはゲート当りの速度は８０ｐｓとかなり高速の半導体
素子を得ることができる旨の報告がある。
上述の如きＥＥＩＣはその製造方法が極めて難しい問題
を含んでいるため高速性は少々低下させても、製造方法
の簡単なセルファライン型半導体装置の製造方法が要望
されていた。
を含んでいるため高速性は少々低下させても、製造方法
の簡単なセルファライン型半導体装置の製造方法が要望
されていた。
（３）従来技術と問題点
第１図は従来の上記したＥＥＩＣ構造の側断面図を示す
ものであり、シリコン等のＰ型基板ｌに埋込メｒｒ４２
を形成して、コレクタ拡散層３．へ一ス拡散層４．エミ
ッタ拡散層５′をエピタキシヤル層１０に形成すると共
にエミッタ拡散層５の上部には逆台形状のポリシリコン
層６を有し、該ポリシリコン層はＡｓ（ヒ素）がトープ
されサイト部１１は酸化膜（ＳｉＯ２）が形成され、上
部にエミッタ用のＡ文（アルミニウム）等の配線電極７
が形成され、ベース拡散層４の表面並びにコレクタ拡散
層表面にもそれぞれベース並びにコレクタ用の人文配線
電極８．’８．９を有する。なお、１２は酸化膜である
。
ものであり、シリコン等のＰ型基板ｌに埋込メｒｒ４２
を形成して、コレクタ拡散層３．へ一ス拡散層４．エミ
ッタ拡散層５′をエピタキシヤル層１０に形成すると共
にエミッタ拡散層５の上部には逆台形状のポリシリコン
層６を有し、該ポリシリコン層はＡｓ（ヒ素）がトープ
されサイト部１１は酸化膜（ＳｉＯ２）が形成され、上
部にエミッタ用のＡ文（アルミニウム）等の配線電極７
が形成され、ベース拡散層４の表面並びにコレクタ拡散
層表面にもそれぞれベース並びにコレクタ用の人文配線
電極８．’８．９を有する。なお、１２は酸化膜である
。
このような構造のＥＥＩＣはエミッタに対しベース配線
電極８．８が逆台形構造のため極めて近接した位置に配
設することが可能となり、１ｆＩｉ速化できる反面、逆
台形構造のポリシリコン膜を形成するにはエツチング時
にエツチングレートを変化させながら逆台形部を形成し
なければならないために、その製造が極めて複雑となり
、表面が平坦でないためにＩＣ化の際に配線バターニン
グが非常に困難である欠点を有していた。
電極８．８が逆台形構造のため極めて近接した位置に配
設することが可能となり、１ｆＩｉ速化できる反面、逆
台形構造のポリシリコン膜を形成するにはエツチング時
にエツチングレートを変化させながら逆台形部を形成し
なければならないために、その製造が極めて複雑となり
、表面が平坦でないためにＩＣ化の際に配線バターニン
グが非常に困難である欠点を有していた。
く４）発明の目的
本発明は上記従来の欠点に鑑み、その製造工程が簡単で
配線パターニングも容易なセルファラインによって製造
される半導体装置の製造方法を提供することを目的とす
るものである。
配線パターニングも容易なセルファラインによって製造
される半導体装置の製造方法を提供することを目的とす
るものである。
（５）発明の構造
この目的は本発明によれば、基板にコレクタ領域を形成
し、窓開きのなされたベース、エミッタ領域上にヒ素等
の不純物をトープした第１のポリシリコン膜を形成し、
該第１のポリシリコン膜上に窒化シリコン等の絶１！膜
を形成して、エミッタ領域部分のみに該第１のポリシリ
コン及び絶縁膜を残すようにバターニングし、残された
該第１のポリシリコン膜のサイドに酸化膜を形成後に第
２のポリシリコンをバターニング部と基板表面を覆うよ
うに形成し、エミッタ領域の該第２のポリシリコン膜の
み該絶縁膜の表面まで除去し、ベース及びエミッタ領域
の拡散後に該絶縁膜を除去し、該第２のポリシリコン膜
をベース電極としたことを特徴とする半導体装置の製造
方法によって達成される。
し、窓開きのなされたベース、エミッタ領域上にヒ素等
の不純物をトープした第１のポリシリコン膜を形成し、
該第１のポリシリコン膜上に窒化シリコン等の絶１！膜
を形成して、エミッタ領域部分のみに該第１のポリシリ
コン及び絶縁膜を残すようにバターニングし、残された
該第１のポリシリコン膜のサイドに酸化膜を形成後に第
２のポリシリコンをバターニング部と基板表面を覆うよ
うに形成し、エミッタ領域の該第２のポリシリコン膜の
み該絶縁膜の表面まで除去し、ベース及びエミッタ領域
の拡散後に該絶縁膜を除去し、該第２のポリシリコン膜
をベース電極としたことを特徴とする半導体装置の製造
方法によって達成される。
（６）発明の実施例
以下、本発明の実施例を第２図ｔａ＋〜ｔｐ）によって
説明する。
説明する。
第２図＋８）〜（ρ）は本発明の半導体装置の製造方法
を示す製造工程側断面図である。
を示す製造工程側断面図である。
第２図（ａ）において、１は例えばＰ型のシリコン基板
であり、該基板上を酸化して酸化膜（ＳｉＯ２）１３を
形成し埋込み拡散層のための窓開き１４を行ってイオン
インプランテーションによってΔＳを基板１表面に打込
む。例えばトープ量は７ Ｘ １０１ｖ程度で打込み電
圧は６０Ｋ ｅＶでよい。
であり、該基板上を酸化して酸化膜（ＳｉＯ２）１３を
形成し埋込み拡散層のための窓開き１４を行ってイオン
インプランテーションによってΔＳを基板１表面に打込
む。例えばトープ量は７ Ｘ １０１ｖ程度で打込み電
圧は６０Ｋ ｅＶでよい。
次に第２図（ｂ）に示すようにアニールを施すことで埋
込み層２が形成される。
込み層２が形成される。
更に第２図ｆｃ）のようにエピタキシャル成長を行う。
これはＮ−で比抵抗が０．５Ω程度で２μｒｎ厚さに成
長させたのち３ｉＮ（窒化シリコン）膜１５を形成し、
該ＳｉＮ膜１５をフィルト′酸化するためにパターニン
グして％ ２ Ｉｌｌ ｆｄ）の如き構成となる。１６
部分は表面を平坦にするためにエツチングした部分を示
す。
長させたのち３ｉＮ（窒化シリコン）膜１５を形成し、
該ＳｉＮ膜１５をフィルト′酸化するためにパターニン
グして％ ２ Ｉｌｌ ｆｄ）の如き構成となる。１６
部分は表面を平坦にするためにエツチングした部分を示
す。
次に第２図ｆｅ）に示すようにフィルド酸化膜１２を形
成し、コレクタ領域となる部分のＳｉＮ膜１５ａを除去
し、レジスト膜１７を塗布した後にコレクタ部分に窓開
きのバターニング１８を行ってイオンインプランテーシ
ョンによってＰ （リン）を打込み、第２図１ｆ）の如
くレジスト膜１７を除去しアニールを行ってコレクタ拡
散領域のＮ＋部分３が形成される。
成し、コレクタ領域となる部分のＳｉＮ膜１５ａを除去
し、レジスト膜１７を塗布した後にコレクタ部分に窓開
きのバターニング１８を行ってイオンインプランテーシ
ョンによってＰ （リン）を打込み、第２図１ｆ）の如
くレジスト膜１７を除去しアニールを行ってコレクタ拡
散領域のＮ＋部分３が形成される。
次に第２図＋ｇ＋の如＜ＳｉＮ膜１５を除去してＡｓド
ープドポリシリコン膜、またはノンドープドポリシリコ
ン膜形成後Ａｓをイオンインプランテーションすること
で約５０００成長の第１のポリシリコン膜１９が形成さ
れる。
ープドポリシリコン膜、またはノンドープドポリシリコ
ン膜形成後Ａｓをイオンインプランテーションすること
で約５０００成長の第１のポリシリコン膜１９が形成さ
れる。
次に第２図１ｈ）に示すように第１のポリシリコン膜上
にＳｉＮ膜２０を１０００人厚に成長させ、該ＳｉＮ膜
２０をマスクとして該第１のポリシリコン膜をパターニ
ングする。
にＳｉＮ膜２０を１０００人厚に成長させ、該ＳｉＮ膜
２０をマスクとして該第１のポリシリコン膜をパターニ
ングする。
次に第２図（１）の如＜８００℃〜１０００’ｃの低温
で酸化することで、第１のポリシリコン膜１９゛のサイ
ドには４０００人厚の酸化膜２１ａが形成され、エピタ
キシャル層の表面には１３（１０人成長度の酸化膜２
ｌ ｂが形成される。
で酸化することで、第１のポリシリコン膜１９゛のサイ
ドには４０００人厚の酸化膜２１ａが形成され、エピタ
キシャル層の表面には１３（１０人成長度の酸化膜２
ｌ ｂが形成される。
更に第２図ｆＪｌに示すようにリアクティブイオンエツ
チング （ＲＩ Ｅ） 、 イオンミリング、或いはウ
ェットエツチングによっ゛ζヘース領域部分の酸化膜２
１ｂを除去する。
チング （ＲＩ Ｅ） 、 イオンミリング、或いはウ
ェットエツチングによっ゛ζヘース領域部分の酸化膜２
１ｂを除去する。
力・くすることで、第１のボリシリニ１ンＩＩＷ ｌ
９のザイトのめに酸化膜２１ａの形成されたものができ
あがる。この状態で外部ベース抵抗を下げるためにボロ
ン等をイオンインブランデージョンしてベース拡ｉ＆層
２１を形成し、第２図＋に＋に示すようにノンドープド
ポリシリコン２２をカバーリングしてボロン（Ｂ）をイ
オンインプランテーションさせるかボロンドープドポリ
シリコンをカバーリングする。これら第２のポリシリコ
ン膜２２上に更にレジスト２３を塗布する。
９のザイトのめに酸化膜２１ａの形成されたものができ
あがる。この状態で外部ベース抵抗を下げるためにボロ
ン等をイオンインブランデージョンしてベース拡ｉ＆層
２１を形成し、第２図＋に＋に示すようにノンドープド
ポリシリコン２２をカバーリングしてボロン（Ｂ）をイ
オンインプランテーションさせるかボロンドープドポリ
シリコンをカバーリングする。これら第２のポリシリコ
ン膜２２上に更にレジスト２３を塗布する。
次に第２図（１）に示すようにイオンミーリングまたは
ＲＩＥによってレジスト２３と第１のポリシリコン膜１
９上に形成したＳｉＮ膜２０の表面まで、第２のポリシ
リコン膜２０とレジスト膜２３が均一にエンチングされ
るように除去する。
ＲＩＥによってレジスト２３と第１のポリシリコン膜１
９上に形成したＳｉＮ膜２０の表面まで、第２のポリシ
リコン膜２０とレジスト膜２３が均一にエンチングされ
るように除去する。
ＲＹＥでエツチングを行う場合にはガスの組成としては
レジスト膜２３とポリシリコン膜２２とを同時にエツチ
ングできるものを選択する。例えばシリコンエツチング
ガスに酸素を混合させるようになせばよい。
レジスト膜２３とポリシリコン膜２２とを同時にエツチ
ングできるものを選択する。例えばシリコンエツチング
ガスに酸素を混合させるようになせばよい。
次に第２図（ｍｌに示すようにレジスト膜２３を剥離し
て第２のポリシリコン膜２２を酸化して酸化膜２４をを
形成する。選択酸化の前に第２のポリシリコン膜２３を
適宜形状にバターニングを行うようにして置く。
て第２のポリシリコン膜２２を酸化して酸化膜２４をを
形成する。選択酸化の前に第２のポリシリコン膜２３を
適宜形状にバターニングを行うようにして置く。
その後にエミッタ２５の拡散を第２図＋ｎ）の如く行う
。第２図（ｈｌ及び第２図ｆｍ）の工程で酸化がなされ
ているので第１のポリシリコン膜１９にトープされたＡ
ｓによってエミッタ拡散がなされているが不充分なので
所定の熱処理を行って完全なエミッタ拡散層２５が形成
される。
。第２図（ｈｌ及び第２図ｆｍ）の工程で酸化がなされ
ているので第１のポリシリコン膜１９にトープされたＡ
ｓによってエミッタ拡散がなされているが不充分なので
所定の熱処理を行って完全なエミッタ拡散層２５が形成
される。
次に第２図（Ｏ）に示すように第１のポリシリコン膜１
９上のＳｉＮ膜２０を除去してベース及びコレクタ上の
酸化膜に窓開き２６ａ、２６ｂ。
９上のＳｉＮ膜２０を除去してベース及びコレクタ上の
酸化膜に窓開き２６ａ、２６ｂ。
２６ｃを施し、第２図（ρ）に示ずようにベース、コレ
クタ並びにエミッタ部に人文の電極２７ａ。
クタ並びにエミッタ部に人文の電極２７ａ。
２７ｂ、２７ｃ、２７ｄを形成して配線をバターニング
する。
する。
（７）発明の効果
以上、詳細に説明したように本発明の構成の半導体装置
によれば、極めて小型になるだけでなく、ベースをエミ
ッタに近接配置できるので冒頭で説明したＮ ＴＬに集
積化したときのゲート当りの速度は １００ｐｓ程度に
向上させることができた。これはＥＥＩＣに比べて劣る
が通審のバイポーラ型の最高技術を用いて集積化したＮ
Ｔｌ−のゲート当りの速度１５０ｐｓに比べてかなり高
速であり、更に第２図（ｐｉに示すようにエミッタ、ベ
ース領域が平坦に構成されるので配線パターニングが極
めて容易であるだけでなく製造工程もＥＥＩＣに比べて
簡単である特徴を有するものである。
によれば、極めて小型になるだけでなく、ベースをエミ
ッタに近接配置できるので冒頭で説明したＮ ＴＬに集
積化したときのゲート当りの速度は １００ｐｓ程度に
向上させることができた。これはＥＥＩＣに比べて劣る
が通審のバイポーラ型の最高技術を用いて集積化したＮ
Ｔｌ−のゲート当りの速度１５０ｐｓに比べてかなり高
速であり、更に第２図（ｐｉに示すようにエミッタ、ベ
ース領域が平坦に構成されるので配線パターニングが極
めて容易であるだけでなく製造工程もＥＥＩＣに比べて
簡単である特徴を有するものである。
第１図は従来のＥＥＩＧ構造の側断面図、第２図（８）
乃至（ｐｌは本発明の半導体装置の製造工程を示すセル
ファライン型半導体素子の側断面図である。 ■・・・基板、 ２・・・埋込み層、 ３・・・コレク
タ拡散層、 ４，２１・・・ベース拡散層、 ５，２５
・・・エミッタ拡散層、 ６・・・逆台形状ポリシリコ
ン層、 ７．８．９・・・配線電極、 １２． １
３． ２１ ａ、 ２ ｌ ｂ、 ２４・・・酸化
膜、 １５．２０・・・ＳｉＮ膜、１９・・・第１のポ
リシリコン膜、 ２２・・・第２のポリシリコン膜、
２３・・・レジスト膜、２６ａ、２６ｂ、２６ｃｍ −
−窓開き、 ２７ａ。 ２７ｂ、２７ｃ、２７ｄ・・・電極。 第１Ｃ８］ Ａｓ、 ＩＩ 竜２図 晩 ２ □□□ 第 ２ 図
乃至（ｐｌは本発明の半導体装置の製造工程を示すセル
ファライン型半導体素子の側断面図である。 ■・・・基板、 ２・・・埋込み層、 ３・・・コレク
タ拡散層、 ４，２１・・・ベース拡散層、 ５，２５
・・・エミッタ拡散層、 ６・・・逆台形状ポリシリコ
ン層、 ７．８．９・・・配線電極、 １２． １
３． ２１ ａ、 ２ ｌ ｂ、 ２４・・・酸化
膜、 １５．２０・・・ＳｉＮ膜、１９・・・第１のポ
リシリコン膜、 ２２・・・第２のポリシリコン膜、
２３・・・レジスト膜、２６ａ、２６ｂ、２６ｃｍ −
−窓開き、 ２７ａ。 ２７ｂ、２７ｃ、２７ｄ・・・電極。 第１Ｃ８］ Ａｓ、 ＩＩ 竜２図 晩 ２ □□□ 第 ２ 図
Claims (1)
- 基板にコレクタ領域を形成し、窓開きのなされたベース
・エミッタ領域上に不純物をドープした第１のポリシリ
コン膜を形成し、該第１のポリシリコン膜上に絶縁膜を
形成して、エミ・７タ領域部分のみに該第１のポリシリ
コン及び絶縁膜を残すようにパターニングし、残された
該第１のポリシリコン膜のサイドに酸化膜を形成後に第
２のポリシリコンをパターニング部と基板表面を覆うよ
うに形成し、エミッタ領域の該第２のポリシリコン膜の
め該絶縁膜の表面まで除去し、・凡−ス及びエミッタ領
域の拡散後に該絶縁膜を除去し、該第２のポリシリコン
膜をベース電極としたごとを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17124882A JPS5961177A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17124882A JPS5961177A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5961177A true JPS5961177A (ja) | 1984-04-07 |
Family
ID=15919792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17124882A Pending JPS5961177A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5961177A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61290762A (ja) * | 1985-06-19 | 1986-12-20 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1982
- 1982-09-30 JP JP17124882A patent/JPS5961177A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61290762A (ja) * | 1985-06-19 | 1986-12-20 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH0511417B2 (ja) * | 1985-06-19 | 1993-02-15 | Matsushita Electric Ind Co Ltd |
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