JPS5957458A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5957458A JPS5957458A JP16791582A JP16791582A JPS5957458A JP S5957458 A JPS5957458 A JP S5957458A JP 16791582 A JP16791582 A JP 16791582A JP 16791582 A JP16791582 A JP 16791582A JP S5957458 A JPS5957458 A JP S5957458A
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- JP
- Japan
- Prior art keywords
- layer
- wiring
- wiring layer
- etching
- semiconductor device
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- Granted
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- Local Oxidation Of Silicon (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は半導体装置の製造方法、特に多ハイ配綿上杵に
おりる２層目以上の上層配線の膨れおよび陥没の発生を
防止する方法に閣する。
おりる２層目以上の上層配線の膨れおよび陥没の発生を
防止する方法に閣する。
（２）技術の背景
多層配線構造は半導体装置の微細化および高望ｆｉｌ化
に重要である。 ゛ 第１図は２層配線構造を有する半導体装置１において、
２ ）Ｈｌｊ配線の形成工程後の当該装：１％′の一部
断面図で、同図を参照すると、例えばシリ」ン半導体貼
板１」、に第１層目のアルミニウム（＾７り配線ＲＲ３
ａ’ｙ ：；イーｆ形成した後、絶縁膜（例えば二酸化
シリコン股）２を成長し、次いでスルーボール４を窓開
りして２）ε１目のアルミニラＪ・配線ｒｆｉ３ｂを蒸
着形成する。
に重要である。 ゛ 第１図は２層配線構造を有する半導体装置１において、
２ ）Ｈｌｊ配線の形成工程後の当該装：１％′の一部
断面図で、同図を参照すると、例えばシリ」ン半導体貼
板１」、に第１層目のアルミニウム（＾７り配線ＲＲ３
ａ’ｙ ：；イーｆ形成した後、絶縁膜（例えば二酸化
シリコン股）２を成長し、次いでスルーボール４を窓開
りして２）ε１目のアルミニラＪ・配線ｒｆｉ３ｂを蒸
着形成する。
第１層配ｔｂｉ ＩＭ ３ａと第２層目線３ｂとはスル
ーボール４を介し′ζ１妾続し、また該第２層配線３ｂ
ｌには後述する如＜ １５ｔｉシリケーＩ・ガラス（Ｐ
ＳＧ ）のカバー１１９５を形成する。
ーボール４を介し′ζ１妾続し、また該第２層配線３ｂ
ｌには後述する如＜ １５ｔｉシリケーＩ・ガラス（Ｐ
ＳＧ ）のカバー１１９５を形成する。
（３）（）′Ｌ来技術と問題点
第２図はｉｉＬ米技術を説明するための多層（２ｋ・１
）配線構ｉｉ１□をイｊする半導体装置の部分１ｊｉ
ｉｌ＋ｉ図で、同図において第１図と同じ部分は同じ句
号を伺し′（示す。
）配線構ｉｉ１□をイｊする半導体装置の部分１ｊｉ
ｉｌ＋ｉ図で、同図において第１図と同じ部分は同じ句
号を伺し′（示す。
同図を参ｊｊ４（すると、第１図に示す第２層目配線３
ｂを形成した後、その上にｌｌ５Ｇカバー欣を成１ふす
る。当該１’ Ｓ ［ｉカバー１漠の成長は化学気相成
長（ＣＶｌｌ ）法により温度約４２５℃の条件下で行
う。
ｂを形成した後、その上にｌｌ５Ｇカバー欣を成１ふす
る。当該１’ Ｓ ［ｉカバー１漠の成長は化学気相成
長（ＣＶｌｌ ）法により温度約４２５℃の条件下で行
う。
しかし、該ＰＳＣ＋＋ｑ ｓの成長を行うと、第２図に
示す如く第２層配線層に膨れおよび陥没が発生し、その
結果表■ｌに凹凸形状ができることが経験された。、二
の表面の凹凸形状は製品の外観を）１１なうだけでなく
、その起伏の大きさがＩＩＱ ｌ’４の半分辺土になる
と亀裂が生じ、また樹１１け封止型のプラスチックパッ
ケージにおいζも、月１１一時の樹脂成形月二力により
亀裂が生じる間！＋ｌｆｆがある。
示す如く第２層配線層に膨れおよび陥没が発生し、その
結果表■ｌに凹凸形状ができることが経験された。、二
の表面の凹凸形状は製品の外観を）１１なうだけでなく
、その起伏の大きさがＩＩＱ ｌ’４の半分辺土になる
と亀裂が生じ、また樹１１け封止型のプラスチックパッ
ケージにおいζも、月１１一時の樹脂成形月二力により
亀裂が生じる間！＋ｌｆｆがある。
上述の如くカバー＋１Ａに亀裂が４１−シると、当該亀
裂から不純物や水分などがｌＪへ人しく酬湿性が悪くな
る）、半導体装置の信頼性低−１・の原因となり、また
樹脂」−・ｊ正型のパッケージには−Ｌ述した９１Ｊり
亀裂が発４１．するため使用できず、当該半導体装置の
使用範囲が限定される問題が生じイ）。
裂から不純物や水分などがｌＪへ人しく酬湿性が悪くな
る）、半導体装置の信頼性低−１・の原因となり、また
樹脂」−・ｊ正型のパッケージには−Ｌ述した９１Ｊり
亀裂が発４１．するため使用できず、当該半導体装置の
使用範囲が限定される問題が生じイ）。
とごろで、」；述の表面凹凸形状の発η二原因は、第２
層目配わ１１３ｂの壬に塗布されている図示・Ｕぬ厚さ
３００人の液体酸化膜と呼ばれる珪酸とアルコールとの
混合液にあると考えられる。当該液体Ｆｌ’（化１模は
絶縁膜２上の図示−已ぬ厚さ１ ｐ ｍ Ｏ） Ｉ’Ｓ
Ｇ ｌ模」二に塗布され、スルーボールのテーバ形成に
対して効果があるが、この１１に体ｆ１（化）模はｌｌ
５Ｇカバー）１東５の成長時の／１１に度（４２５°Ｃ
）により何らかの変化を起し、ぞの結果第２配線層３１
）の表面に凹凸が発生′Ｊ−るものと１１門りｒされる
。
層目配わ１１３ｂの壬に塗布されている図示・Ｕぬ厚さ
３００人の液体酸化膜と呼ばれる珪酸とアルコールとの
混合液にあると考えられる。当該液体Ｆｌ’（化１模は
絶縁膜２上の図示−已ぬ厚さ１ ｐ ｍ Ｏ） Ｉ’Ｓ
Ｇ ｌ模」二に塗布され、スルーボールのテーバ形成に
対して効果があるが、この１１に体ｆ１（化）模はｌｌ
５Ｇカバー）１東５の成長時の／１１に度（４２５°Ｃ
）により何らかの変化を起し、ぞの結果第２配線層３１
）の表面に凹凸が発生′Ｊ−るものと１１門りｒされる
。
そこで、第２配線ＩＨ３ｔ＋の表面凹凸形状番なくと７
、半４１！体装置の信頼性を向−１４さけることが要望
され°Ｃいる。
、半４１！体装置の信頼性を向−１４さけることが要望
され°Ｃいる。
（４）発明の目的
本発明は上記ｉｊｃ来の問題点にｊｌ、１１Ｊｊ、多層
配線］１１１旨告のＪ−： Ｒ’ｉ配置装ｉｔ表面にお
りる膨れおよび陥没防１１一方法の提供を目的とする。
配線］１１１旨告のＪ−： Ｒ’ｉ配置装ｉｔ表面にお
りる膨れおよび陥没防１１一方法の提供を目的とする。
（５）発明の（１１）成
そしてこの目的は本発明の方法によれば１多層配線構造
を有する半導体装；ξの製造方法において、上１？；
＋’妃綿線１１形成後当該配線の表面層をエツチング除
去し、しかる後絶縁膜を形成する上程を含むことを特徴
とする半導体装置の製造方法を提供゛Ｊるごとによって
達成される。
を有する半導体装；ξの製造方法において、上１？；
＋’妃綿線１１形成後当該配線の表面層をエツチング除
去し、しかる後絶縁膜を形成する上程を含むことを特徴
とする半導体装置の製造方法を提供゛Ｊるごとによって
達成される。
（０）発明の実施例
以下、誰何図面を参照して２１Ｈｉ配置ｊ；）を例に本
発明実施例を説明する。
発明実施例を説明する。
第３図は本発明実施例を説明するだめの半導体装置要部
の断面図で、同図を参照すると、（ｊＬ来技術と同様に
しζ例えばシリニノン半導体占（板３１−にに第１層目
のアルミニウＪ１配線１ｆｉ３３ａ、絶縁１模３２ｉ１
およびスルーボール、更に第２ ＪＰｔ目の配線層３３
１）を形成する（第１図参照）。
の断面図で、同図を参照すると、（ｊＬ来技術と同様に
しζ例えばシリニノン半導体占（板３１−にに第１層目
のアルミニウＪ１配線１ｆｉ３３ａ、絶縁１模３２ｉ１
およびスルーボール、更に第２ ＪＰｔ目の配線層３３
１）を形成する（第１図参照）。
次に上述した如く第１図に示す状態で例えば逆スパツタ
リングエツチングにより上記第２層目配線Ｊｔ７３３ｂ
の表面を１００から２００人のｊｖさにわたっ゛ζエソ
ヂング除去する。当該エツチングは第２１−配線層３３
：）の表面の不純物を取り除きかつ清浄な純粋アルミニ
ウム面を形成するに効Ｊｌｊがある。
リングエツチングにより上記第２層目配線Ｊｔ７３３ｂ
の表面を１００から２００人のｊｖさにわたっ゛ζエソ
ヂング除去する。当該エツチングは第２１−配線層３３
：）の表面の不純物を取り除きかつ清浄な純粋アルミニ
ウム面を形成するに効Ｊｌｊがある。
また逆スパツタリングエツチングはアルミニウム配線層
蒸着形成を行うスパッタリング装’ｆｊ、にょって行う
ことができるため、処理の簡略化に有効である。なお、
例えばバレル型エツチング装置１デなどのドライエツチ
ング装置を使用しても本発明の効果を何ら招なうもので
はない。
蒸着形成を行うスパッタリング装’ｆｊ、にょって行う
ことができるため、処理の簡略化に有効である。なお、
例えばバレル型エツチング装置１デなどのドライエツチ
ング装置を使用しても本発明の効果を何ら招なうもので
はない。
上記第２配線層３３ｂの表面をエツチング除去した後は
、従来技術と同様に温度約４２５℃の１・でＣＶＤ法に
よりＰＳＧカバー膜３４を成長する。このとき本願の発
明者は同図に示す如く、第２層配線層３３１】の表面に
素子特性劣化に係わるよ・うな凹凸形状が形成されない
ことを確認した。
、従来技術と同様に温度約４２５℃の１・でＣＶＤ法に
よりＰＳＧカバー膜３４を成長する。このとき本願の発
明者は同図に示す如く、第２層配線層３３１】の表面に
素子特性劣化に係わるよ・うな凹凸形状が形成されない
ことを確認した。
かくして多層配線構造における配線層の膨れおよび陥没
が防止され、表面がｉＦ坦化されに半導体装ｉｉ′Ｉ：
が提供される。
が防止され、表面がｉＦ坦化されに半導体装ｉｉ′Ｉ：
が提供される。
なお、本発明の方法は２層配線構造の半導体装置にＩ（
ｂ！るものでなく、２層以上の多ｊＨ配線にも有効で、
アルミニウム配線層の［ＩＩｉ線防止などに効果がある
。
ｂ！るものでなく、２層以上の多ｊＨ配線にも有効で、
アルミニウム配線層の［ＩＩｉ線防止などに効果がある
。
（７）発明の効果
以−Ｊ二、ｆｌ’細に説明した如く、本発明の方法によ
れば、多層配線構造において配線層の膨れおよび陥没が
なく表面カバー股が平坦化されノこ半導体装ｂ！Ｉ：を
提供することができるため、素！形状向上のほか表面カ
バー１１Ｒの亀裂による１ｌｉｌ湿性の（Ｌ！、Ｆを防
止でき、ｊ：たプラスチックパッケージによるパフケー
ジ化での上記亀裂の問題を１ｗ決できるため、半導体装
；１す゛の信頼性向上に効果大である。
れば、多層配線構造において配線層の膨れおよび陥没が
なく表面カバー股が平坦化されノこ半導体装ｂ！Ｉ：を
提供することができるため、素！形状向上のほか表面カ
バー１１Ｒの亀裂による１ｌｉｌ湿性の（Ｌ！、Ｆを防
止でき、ｊ：たプラスチックパッケージによるパフケー
ジ化での上記亀裂の問題を１ｗ決できるため、半導体装
；１す゛の信頼性向上に効果大である。
ｔｒｓ １図および第２図は従来技術を説明するための
２１’？’ｉ配線構造の半導体装’＋’＋’ｌ：要部の
１υ１面図、第３図は本発明の詳細な説明するための−
１−二記半導体装置ＩＪ、ｌｊ部の１１」１面図である
。 １、：３１−半専体基扱、２．３２−絶縁１１覧３ａ
、 、’（３ａ−ｇｉｓ １ ｂ＃ ｔ％！ Ｉ
ｌｉ ＩＭ、 ３ｂ、 ３３Ｌ＋ −−−第２層配
線層、４−スルーホール、 ５ ＋３４−ｌ’ｓＧカバー腺
２１’？’ｉ配線構造の半導体装’＋’＋’ｌ：要部の
１υ１面図、第３図は本発明の詳細な説明するための−
１−二記半導体装置ＩＪ、ｌｊ部の１１」１面図である
。 １、：３１−半専体基扱、２．３２−絶縁１１覧３ａ
、 、’（３ａ−ｇｉｓ １ ｂ＃ ｔ％！ Ｉ
ｌｉ ＩＭ、 ３ｂ、 ３３Ｌ＋ −−−第２層配
線層、４−スルーホール、 ５ ＋３４−ｌ’ｓＧカバー腺
Claims (1)
- 多層配線構造を有する半導体装置の製造方法において、
−！−剃配線屓形成後当該配線の表面１ｆｔをエツチン
グ除去し、しかる後絶縁模を形成する上程を含むことを
特徴とする半導体装１１・Ｃの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16791582A JPS5957458A (ja) | 1982-09-27 | 1982-09-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16791582A JPS5957458A (ja) | 1982-09-27 | 1982-09-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5957458A true JPS5957458A (ja) | 1984-04-03 |
| JPH0122984B2 JPH0122984B2 (ja) | 1989-04-28 |
Family
ID=15858404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16791582A Granted JPS5957458A (ja) | 1982-09-27 | 1982-09-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5957458A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4920077A (en) * | 1987-10-09 | 1990-04-24 | Sgs-Thomson Microelectronics S.R.L. | Method of manufacturing monolythic integrated circuits |
| JP2003081557A (ja) * | 2001-09-13 | 2003-03-19 | Toshiba Elevator Co Ltd | ガバナロープの振れ止め装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51108588A (en) * | 1975-03-19 | 1976-09-25 | Denki Onkyo Co Ltd | Jikiteikokokasoshi |
| JPS56144557A (en) * | 1980-04-10 | 1981-11-10 | Seiko Epson Corp | Semiconductor device |
-
1982
- 1982-09-27 JP JP16791582A patent/JPS5957458A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51108588A (en) * | 1975-03-19 | 1976-09-25 | Denki Onkyo Co Ltd | Jikiteikokokasoshi |
| JPS56144557A (en) * | 1980-04-10 | 1981-11-10 | Seiko Epson Corp | Semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4920077A (en) * | 1987-10-09 | 1990-04-24 | Sgs-Thomson Microelectronics S.R.L. | Method of manufacturing monolythic integrated circuits |
| JP2003081557A (ja) * | 2001-09-13 | 2003-03-19 | Toshiba Elevator Co Ltd | ガバナロープの振れ止め装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0122984B2 (ja) | 1989-04-28 |
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