JPS5955554A - 記憶デ−タ転送制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）発明の技術分野 本発明はメモリアレイ部への書込データと、メモリアレ
イ部からの読出データが共通バスにより転送される記憶
装置におけるデータ転速ｆｌｉｌｌ　（ａｌｌ方式（ロ
）従来技術と問題点 第１図は従来の記憶装ｋｏ構成例であり、図中１はメモ
リアレイ（ＭＥＭ　ＡＲＲＡＹ）、２は書込データレジ
スタ（ＷＤ　−Ｒｅ　ｇ　）、３は読出データレジスタ
（ＲＤ−Ｒｅｇ）、４はマルチブレフサ（１ｖＩＰＸ）
５はトライステートゲート、６はパスドライバ、７はイ
ンバータ、８はアンドゲート、９．１０はトライステー
トゲート、１１はゲート、１２はメモリアレイカード群
、１３はドライバ／レシーバカード、１４はメモリアク
セスコントロールカーゲート制御信号、＊ＲＤＧＯは１
Ｌｆｆ、出データ・ゲート制御信号、５ｔｏｒｅ　Ｄａ
ｔａは舊込データバス庫、Ｒｅａｄ　Ｄａｔａは読出デ
ータバス線、ＷＣＬＫは書込クロｙり、ＲＣＬＫは読出
クロック、ＷＡＹ　ＳＥＬはウエイフ８択信号、＊ＡＳ
ＥＬはアレイカード道択信号である。

また、第２図は８ｇ１図の従来例のタイムチャートであ
る。図中、ＭＡＣ１４は記憶装置を使用する側（例えば
ＣＰＵ）からの記憶装置へのアクセス制御を行うもので
あって、その一部を示している。

―込データ、読出データは共通バス１５により各ドライ
バ／レシーバカード１３（プリント板）とＭＡＣ１４の
間を転送されるよう構成されている。

書込動作としては、＊ＷＤＧＯ信号がロー（ＬＯＷ）に
なると、トライステートゲート１０がオン（ＯＮ）にな
ってＮ込データを共通バス１５を弁して各ドライバユニ
ットへ分配し、ドライバ６はアレイカードにこれを更に
分配する。

計速データセットクロックであるＷＣＬＫＯ〜３は各ウ
ェイ（ＷＡＹＩ毎に書込データを書込データレジスタ２
に格納してザイクル後半の１１込動作に備える。

一方、読出データについてはザイクル前半でアレイ内で
読出動作が行なわれて読出データを出力するから、υＬ
出データクロックであるＲＣＬＫによって４ウエイ（Ｗ
ＡＹＩ分まとめて読出データレジスタ３に格納３せる。

次に読出データの転送時期が来たら、所定のアレイカー
ドが＊ＡＳＥＬ信号によって選ばれ、更にアレイカード
群が＊ＲＤＧＯ信号によって選ばれて読出データの経路
を不ｍｌ立させる。（トライステートゲート５．９がＯ
Ｎとなる。） 次に転送順序を決定するＷＡＹ　ＳＥＬ［＝号によって
Ｍ　Ｐ　Ｘ　４を励イ乍させて；洗出データをドライバ
／レシーバカード１３に送出する。

ゲート８は、ここでは３人力となっていて他の２つは他
系のアレイカード群からの出力とし、他系は選ばれてい
ないために、′１”（Ｈｉｇｈ）となっている。

ドライバ／レシーバカード】３を経由した読出データは
１νＬＡＣ１４に送出され、図示しないアクセス元装置
６へ転送される。

このときに問題になることはＡ）ｅ出データがゲート６
、　７’ｉｉ：介して書込データの形となって４＋）び
アレイカードに民ってし土うことである。

この時期にはＷＣＬＫが出ないためにメモリアレイ１に
ｉ−、えられている）り込データには問題はないが、ク
ロストークを発生して読出データにノイズを呆せてしま
うことが問題となるわけである。

これはＢＰ上（ＢＰ：バソクパネル又はマザーボード）
でアレイカードを配置しであるところは【ｌ込データと
読出データが混在しているために起るものである。（は
とんどがプリント板パターンのために互に近接している
。） この現象は、第２１メ１に示したスワップ（５ＷＡＰ　
）動作＆Ｕ’かりでなく単純な読出動作だけでも起る聞
出データ線全距離的に離すことで汀ｒ決されるが、実ビ
、ミのＢ　Ｉ）設削上、困蛯であった。

（ハ）発明の目的 本発明は、特に既存の配線パターンを変更することなく
、効果的にクロストークノイズを防止することを１自り
としている。

に）発明の構成 上記目的を達成するために本発明は、メモリアレイと書
込データレジスタとＪｃ出データレジスタを有するメモ
リアレイ部と、該メモリアレイ部ヘセ（込データを送出
するドライバ回路および該メモリアレイ部からの読出デ
ータを受取るレシーバ回路からなるドライバ／レシーバ
部と、上記ドライバ回路およびレシーバ回路の双方に接
続され書込データおよび読出データを転送するだめの共
通バスとを含み、上記書込データレジスタへの書込デー
タのセット時点と上記読出データレジスタから上記共通
バスへのデータ読出し時点とが異なるように構成された
記憶装置において、上記メモリアレイ部からの読出デー
タを上記レシーバ回路を介して上記共通バスへ転送する
とき、上記ドライバ回路を動作禁止状態にせしめるよう
構成したことを特徴とする。

（ホ）発明の実施例 第３図は本発明による実施例の記憶装置のブロック図で
あり、図中、第１図と同一１ｉ号、同−名称のものは同
一のもの、１６はナントゲートである。

第４図は弔３図図示冥施例のタイムチャートでめる。実
施例においては、第１図図示従来例のインバータ７の代
りにナントゲート１６をもうけ、このナントゲート１６
に書込禁止制御信号＊ＷＤｉＮＨを人力するようにして
いる。＊ＷＤｉＮＨ信号の存在期間は第４図に示すよう
に、ＷＡＹ　ＳＥＬ信号により配出データが共通バス１
５に出力されている期間であり、この期１１１において
はバスドライバ６の出力は°゛０”にクランプされるこ
とになる。

したがっ１、この期間においてはバスドライバ６の出力
バスからアンドゲート８の入力バスのクロストークにな
くなり、誤動作の恐れはなくなる。

第４図のタイムチャートは、スワップ（Ｓ’ＷＡＰ　）
時の動作を示しているが、単純読出し動作時においても
１司イ承に＊ＷＤｉＮＨ（百号によりクロスト−りを防
止することができる。

（へ）発明の効果 本発明によれば簡単な簡理退加のみでクロストークの防
止が１１能となり、そのため従来はＢＰ設計に多大な時
間を費いやしたものが必要なくなり、設計工数の短縮が
計られ経済的な効果も得られる。

又性能上の効果も、原因となったバスがクランプされて
いるために十分な効果が得られる。

【図面の簡単な説明】

第１図は従来の記憶装置の構成例、第２図は従来例のタ
イムチャート、第３図は本発明による実施例の記憶装置
のブロック図、第４図は実施例のタイムチャートである
。 図中、１はメモリアレイ、２は書込デークレジスタ、３
は読出データＶシスタ、４はマルチプレクサ、１３ｖよ
ドライバ／レシーバカード、１４はメモリアクセスコン
トロールカード、１５は共通バス、１６はナントゲート
、＊ＷＤｉＮＨは書込禁止制御信号である。

Claims (1)

【特許請求の範囲】
1. メモリアレイと畳込データレジスタと読出データレジス
   タを有するメモリアレイ部と、該メモリアレイ部へ書、
   込データを送出するドライバ回路および該メモリアレイ
   部からの読出データを受取るレシーバ回路からなるドラ
   イバ／レシーバ部と、上記ドライバ回路およびレシーバ
   回路の双方に接続され、書込データおよび読出データを
   転送するための共通パスとを含み、上記書込データレジ
   スタへの書込データのセット時点と、上記読出データレ
   ジスタから上記共通バスへのデーターＬ出し時点とが異
   なるように構成された記憶装置において、上記メモリア
   レイ部からの読出データを上記レシーバ回路を介して上
   記共通バスへ転送するとき、上記ドライバ回路を動作禁
   止状態にせしめるよう構成したことを特徴とする記憶デ
   ータ転送制御方式。