JPS59501435A

JPS59501435A - キユ−記憶用フア−スト・イン・フア−スト・アウト（ｆｉｆｏ）メモリ構造

Info

Publication number: JPS59501435A
Application number: JP58501022A
Authority: JP
Inventors: フレイザ−・アレキサンダ−・ギブソン
Original assignee: ウエスタ−ン　エレクトリツク　カムパニ−，インコ−ポレ−テツド
Priority date: 1982-08-13
Filing date: 1983-02-15
Publication date: 1984-08-09
Also published as: JPH037300B2; DE3371428D1; CA1191277A; US4507760A; EP0118446B1; WO1984000835A1; EP0118446A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】キュー記憶用ファースト・イン・ファースト・アウト（ＦＩＦＯ）メモリ構造技術分野本発明はディジタル通信システムに、細目的には１時に１ワードがその中に書き込まれ、完全なメツセージとしてその中から読み出されるマルチワード・メツセージを堆扱うＦＩＦＯメモリに関する。

通信伝送システムにあっては、受信器が受信中であるために送信器からの情報を記憶する必要が時として生じることがある。しかし情報は記憶装置から送信されたのと同じ順序で復元されねばならない。この過程はファースト・イン・ファースト・アウト（ＦＩＦＯ）として知られている。

１９７６年９月７日イ寸のニー、ジー、フレーザー（Ａ。

０、、Ｆｒａｓｅｒ　）の米国特許第３．９７９．７３３号にはＦＩＦＯキューのことが述べられている。このフレーザー（ＦｒａＳＣｒ）の読み出しレジスタはその中に読み出すべき次のメモ１ノ・セルのアドレス全記憶している。同様に、書き込みレジスタはその中ばデータを記憶するのに使用し得る次のメモＩレセルのアドレスを記憶している。読み出しレジスタと１！；き込みレジスタの比較を行うことによりメモリ・セルがすべて満杯か、全く空か、部分的に空７５八カ；分る。

データ発生過程と別個のデータ消費過程の間の通信路としてＦＩＦＯキューを使用することが度々望まれる。これらの過程は典型例では互いに独立であυ、共通のクロック源によってさえ制御されてい身い。即ち、２つの過程は互いに非同期な状態にある。通信路はメンセージをデータ発生過程からデータ消費過程に送信するが、消費過程が完全なメツセージのみを得ること全保証することが度々要求される。

データ発生過程がメツセージの一部分をＦＩＦＯキュー中に挿入した後にそのメソセージを放棄しなければならないような場合には問題が生じる。この場合、消費過程は既にメツセージを開始してしまっている場合がある。

このような状況は例えばデータ発生過程が誤シ検出装置を有する伝送線路で、消費過程が計算機であるような場合に生じる。到来するメツセージによって誤りが検出されると、そのメツセージは棄却して計算機では処理しないようにすることが通常望捷れる。

しかし前述のフレーザー（Ｆｒａｓｅｒ　）の特許では、何時完全なメツセージが受信されたかを知る方法にない。

この情報が得られない場合には２つのメモリを使用するのが通常の仕方である。

第１のメモＩＪ　Ｉ″ｉ］時に１つの完全なメツセージを組立てるのに使用される。第２のメモリはＦＩＦＯシステム（この記憶装置の単位はメソセージである）として動作させるのに使用される。このような装置は通常高速処理回路を必要とし、この回路がスループットを制限するボトルネックとなる。更に２つのメモ３りが使用されているので、回路は必然的に２倍となる。

発明の要旨本発明の図示の実施例に従い、複数個の情報ワードを逐次メモリ・デバイス中に記憶す必制御装置を含むファースト・イン・ファースト・アウト・メモリ・システムが実現された。完全なメツセージが記憶されたときのみに制御装置は前述の情報ワードをファースト・イン・ファースト・アラ１系列中に読み出すことを許容する。

更に詳細に述べると、記憶装置はＮ個の情報ワード（ここでＮは整数）を記憶する容量を有するランダム・アクセス・メモリ（ＲＡＭ　）である。このようなメモリはサイクリック・メモリとして知られている。制御装置は３つのポインタＷ、ＲおよびＬを含んでいる。ＷおよびＲポインタ・レジスタは先にアクセスされたＲＡＭロケーノヨンのアドレスを保持している。Ｌポインタ・レジスタは完全なメツセージが終了するＲＡＭロケーションのアトし／スを保持している。

情報ワードがＲＡＭ中に記憶されるべく加えられるとき、Ｗポインタ・レジスタはＮを法としてＷ＋１に増加され、アドレスＷ＋１はＲポインタ・レジスタ中のアドレスと比較される。２つのアドレスの値が等しくないと、情報ワードはそのアドレスがＷ＋１であるＲＡＭの記憶ロケーション中に加えられる。その後、Ｗポインタ・レジスタ中のアドレスは制御装置の内部でＷ＋１に変更される。

情報ワー□ドがＲＡＭから読み出されるとき、Ｒポインタ・４　待人昭５９−５０１４３５　（３）レジスタ中のアドレスはＬポインタ・レジスタ中のアドレスと比較される。２つのアドレスの値が等しくないと、Ｒポインタ・レジスタ中のアドレスｆｄｌだけ増加されてＮ’（ｉ７法としてＲ＋１となる。Ｒポインタによりアドレス指定された情報ワード、即ちＲ＋１によりアドレス指定されたＲＡＭ中のロケーションはＲＡＭから読み出される。

その後、制御装置内のＲポインタ・レジスタ中のアドレスは新らしいアドレスＲ＋１を指示するべく更新される。

完全なメツセージがＲＡＭ中に加えられると、メツセージが終了するロケーションのアドレスＩ″ｉＬポインタ・レジスタ中に加えられる。即ちＷポインタ・レジスタ中のアドレスはＬポインタ・レジスタ中にコピーされ、それによってＬポインタは完全なメソセージが終了するＲＡＭ中のロケーションをアドレス指定するよう移動される。

情報ワードをメモリ中に加えるメツセージの途中の期間において伝送誤シが検出されると、以前に加えられた部分メツセージは棄却されねばならない。これはＬポインタ・レジスタ中のアドレスをＷポインタ・レジスタにコピーすることにより実現される。

本発明の利点はファースト・イン・ファースト・アウト・キューに対し単一のランダム・アクセス・メモリを使用し、必要なキュー管理を行うのに単一の制御回路を使用することにある。更に、極めて高速度の素子は不要であり、従って最早処理のボトルネックは生じない。更に、完全なメソセージのみが読み出されるので、同期の問題も回避される。

図面の簡単な説明第１図は情報ワードを記憶し、完全なメソセージが記憶されたときのみにそのワードを読み出すファースト・イン・ファ・−スト・アウト・キューのブロック図、第２図は該ファースト・イン・ファースト・アウト・キューによって受信されたメツセージのブロック図、第３図は第１図のメモリの使用法を示す図である。

詳細な説明第１図を参照すると、伝送線路１１を介して受信された情報を記憶するランダム・アクセス・メモリ（ＲＡＭ　）１２が示されている。情報は複数個の情報ワードよＱ成るメツセージとして伝送される。１つのメツセージが第２図に示されている。メツセージのフォーマノ）Ｈその特定の用途に応じて変化する。第２図のメツセージはへソダ３２、データ３４およびメソセージ終了フラグ３６より成る。情報ワードは線路１１を介して受信された順に第１図のＲＡＭ　１２中に記憶される。１つの完全なメソセージ中のすべての情報ワードがＲＡＭ　１２中に加えられた後、これらワードは例えばディジタル計算機、交換機等の利用手段１４によって取り出すことが出来る。メツセージがＲＡＭ　１２から取り出されるときには最初に加えられた情報ワードが最初に読み出される。即ちランダム・アクセス・メモリＲＡＭ　１２を使用してファースト・イン・ファースト・アウト・キュー（ＦＩＦＯキュー）が実現される。

データ・メツセージが到着すると、該メツセージは誤り検出器１６およびバッファ１８中にも同時に加えらｎる。伝送誤りが存在しない場合には導線１７がエネイブルされる。それと同時に入力制御および論理回路２０もエネイブルされ、以下で述べるようにバッファ１８からメツセージの始めと終りに関する情報を受信する。

ＲＡＭ　１２の使用法を第３図を参照して説明する。ＲＡＭ１２は可変個数のビットよシ成る情報ワードが記憶される環状記憶装置と考えることが出来る。従ってＲＡＭ　１２中に記憶される情報ワードの数をＮで表わすと、情報ワードは逐次ロケーション０．１．２、・・・、Ｎ−１に加えられる。アドレスＮ−１′ｆ！：有するロケーションが満された後、次に満されるべきロケーションはアドレス０となる。即ち相続くロケーションはＮを法とする算法でアドレス指定される。

ポインタＲはＲＡＭ　１２から読み出された最後のワードのロケーションのアドレスを指示する。ＲＡＭ　１２から１つのワードが読み出されると、ポインタＲはＮを法として１増加され、ロケーションＲ＋１のワードの内容が読み出される。

同様に、ポインタＷは情報ワードが最後に加えられたロケーションをアドレスとして指示する。従って、情報ワードがＲＡＭ　１２中に加えられるとき、ポインタＷは１増加され、ワードはそのアドレスがＮｉ法としてＷ＋１７なるロケーション中に加えられる。

Ｎｉ法とするＲ＋１とＷとの間のロケーションはＲＡＭ１２から読み出し得る情報ワードを表わす。本発明に従い、複数個の情報ワードより成るメソセージが受信され５るに従ってＲＡＭ　１２中に加えられるが、メツセージ中のすべての情報がその中に加えられるまでＲＡＭ　１２からは読み出されない。これは第３のポインタＬｉ使用することにより実現される。

完全なメソセージが受信されると、特殊コードを含むメツセージ終了フラグ３６（第２図）が第１図の入力制御回路２０で解読される。この状態はノ（ス２１を介してプログラマブル・ロジック・アレイ（ＰＬＡ　）または読み出し専用メモ！Ｉ（ＲＯＭ）２２に伝送される。再び第３図を参照すると、完全なメツセージが受信されると、ポインタＷの内容はポインタＬ中にコピーされる。即ちポインタＬは完全なメソセージ中の最後の情報のロケーションをアドレスとして指示する。

ワードがＲＡＭ　１２から読み出される前に、ポインタＲとＬが比較される。もし両者が同じロケーションを指しているならば、キューは完全なメソセージを有しておらず、ＲＡＭ　１２からワードを読み出すことは出来ない。ポインタＲおよびＬが異なるロケーションをアドレス指定していると、ポインタＲは１増加され、ロケーションＲ−ｌ−１（Ｎｅ法とする）の内容がＲＡＭ　１２から読み出され２５る。

メモリは環状であり、ランダム・アクセス・メモリであるので、有効なデータを破壊しないように、ポインタＷがポインタＲを越えて進むことがないようにすることが必要である。本発明に従い、ポインタＷは１だけ増加されたとき、Ｎを法としてＷ＋１がポインタＲに決して等しくならないように保持されている。即ち、１ワード・ロケーションのクンジョンが提供されている。

再び第１図を参照すると、３つのアドレス（ポインタＷＸ　ＬおよびＲ）を保持しているポインタ・メモリ４０が示されている。図示の実施例では各々のポインタは１２ビツト長である。ポインタ・レジスタ４２は単一のポインタを保持するのに十分な程太きい。加算器４４はその入力値、即ちポインタＷＸ　ＬまたはＲによって指示されるアドレスにＮを法として０またＩ′ｉ１を加算するよう設計されている。ＲＡＭ　１２はバッファ１８からの各々の情報ワードに対し１つのワード・ロケーションを有している。更にＲＡＭ１２ｆｄ単一のポインタによってアドレス指定可能なだけのロケーションを有している。従って図示の実施例では各ポインタは１２ビツトを有しているので、各ポインタはＲＡＭ　１２中の４０９６ワード（２＋２）をアドレス指定することが出来る。即ちこの例ではＮ− ４０９６である。レジスタ１０はＲＡＭ　１２から読み出された単一の情報ワードを記憶するのに十分な長さ金有している。比較器４６は２つのアドレスの値を比較し、出力を発生する。２つのアドレスが等しければ比較器４６がらの出力は１であり、そうでなければその出力ば０である。フリップ・フロップ４Ｂは比較器４６からの出力を記憶し、その出力は導線４９を介してＲＯＭ　２２に加えられる。

先に述べたようにポインタＷ、ＲおよびＬはＲＡＭ　１２中のロケーションをアドレス指定し、それによって情報がそこに読み書きされる。ポインタＷおよびＲは１時に１０ケーシヨンだけ周期的にＲＡＭ　１２　’！ｒ移動する。先に述へた如＜、ＲＡＭ１２は３つのポインタＷ、ＲおよびＬヲ肩する環状バッファと見做すことカニ出来る。

ポインタ・メモリ４０は導線２５によってアドレス指定される。２ビツトより成るアドレスは、ＩでインクＷ、　Ｒ捷たは■、を指示する。アドレス指定されたポインタ・ロケーションに応じて、ポインタはＱボートおよびノｚス４１上に現れる。ノ（ス５１上に現れるＳＺインク７５；ポインタ・メモワキ０中に加えられるとき、ロケーションはアドレス導線２５によって指示され、宙制御導線２７カ；エネイブルされる。）（ス４１−トの討にインタはポインタ・し／メタ４２のＤボートおよび比較７咎４６のり、７Ｉ５−１に現れる。

■）ボートの・くス４１」二のポインタは化１ｊ仰導線２９をエネイブルすることによりポインタ・レジスフ４２中にコピーされる。ポインタ・レジスタ４２の内容（佳常にそのＱポートおよび・・ス４３−トに存在する。

先に述へた如く、加算器４４はその入力にＮを法としてＯまたは１を加算する。

ポインタ・レジスタ４２からのポインタは加算器４４のＤポートに現われ、０またはｌなる値が入力導線３１上に現わ扛、両者は加算される。

その結果得られる和、即ちポインタ＋０（また１、１、Ｎを法とする）は出カポ −）Ｑおよびノ（ス４５上に現われる。バス４５は３本の別個の）Ｚスに分岐する。即ち汀ミインタ・メモリ４０のＤボートに至る／くス５１と、ＲＡＭ１２のアドレス・ポートＡに至るノくス５３と、比較器キロのＤ２ボートに至るノくス５５である。

ＲＡＭ　１２中に加えられるワードはそのＤボートに現われる。ワードがその中に加えられるメモリ・セルのアドレスを示すポインタはそのＡポートに現われる。制御導線３３がエネイブルされると、Ｄボートのワードはノ（ヌ５３上のポインタによりアドレス指定されたＲＡｉＶ１１２のメモリ・セル中に加えられる。

ＲＡＭ　１２から読み出されるワードは／くスジ３上のＡ　、Ｉｚ−トヲ通して加えられるポインタによりアドレス指定される。その後、ワーｌ−はＲＡＭ　１２のＱポートにＵｌｉつれ、バス１５を介してレジスタ１０のＤボートに加えらおる。

制御導線３５がエネイブルされると、ＲＡＭ　１２から読み出されたワードはレジスフ１０中に加えられ、そのＱ　７Ｂ−トおよびバス１３上に現われる。

比較器キロのり、およびＤ２ポートの入力値が比較される。入力１直が等しいと、出力ばｊとなり、そうでないと出力はＯとなる。比較器キロからの出力は）・ス４７を介してフリップ・フロップ４８のＤポートに送信される。

制御導線３７がエネイブルされると、比較器４６からの出力はフリップ・フロップ４８に加えられる。フリップ・フロップ４８の値は導線４９に吐りＲＯＭ２２に連続的に加えられる。

ＲＯＭ２２および制御レジスタ２４は制御回路２６を形成する。利用手段１４がメツセージを受信する準備が整うと、バス６１を介して出力制御および論理回路６０に信号が送信される。その後、出力制御回路６０は導線６３を介してＲＯＭ　２２に読み出しコマンドを加える。

ＲＯＭ　２２に加わる８本の導線２１．２３．４９および６３の状態に応じて、ＲＯＭ２２から１つのインストラクションが読み出され、導線６５上のクロック・パルスと同時に制御レジスタ２４に転送される。レジスタ２４の内容、即ちＲＯＭ　２２からのインストラクションは次のクロック周期期間中のデバイスの状態を規定する。このようにしてレジスタ２４は１２本の導線２３．２５．２７．２９．３１．３３．３５および３７の現在の値を保持している。導線２３は次の状態を発生するためのＰＬＡ２２の入力としてフィードバックされる４ビツトより成る数値を伝送する。ＲＯＭ２２からの次のインストラクションによって規定される次の状態は導線２３上の数値および制御導線２１．４９および６３上の新らしい入力によって規定される以前の状態に依存する。

第１のクロック周期期間中に利用手段１４からのコマンドに応動して、制御回路２６ｕＲポインタのアドレスを導線２５を介してポインタ・メモリ４０に送信する。

それと同時に、制御導線２９はエネイブルされ、それによって前述のＲポインタはポインタ・レジスタ４２中に加えられる。第２のクロック周期期間中、導線３１はＯなる値を伝送し、それによってＲポインタは加算器４４に加えられ、比較器４６のＤ２ボートＩＣ現われる。同じ第２のクロック周期の期間中、導線２５はＬポインタのアドレスをポインタ・レジスタ４０に加え、Ｌポインタは比較器４６のり、ポートに現われる。比較器４６からの出力はエネイブル導線３７によってスリップ・フロップ４８に加えられる。キューが空であるか、または完全なメツセージを有していない場合には、ポインタＬおよびＲは等しく、導線４９上の値は１である。しかしキューが部分的に読み出されたメツセージまたは少なくとも１つの完全なメツセージを有している場合には、導線４９上の値は０である。

第３のクロック周期期間中、導線３１上の値は１であり、加算器４４は安定な状態となる。加算器４４からの出力、Ｒ十１の値はバス５３上に現われ、ＲＡＭ　１２から読み出されるべきワードを指示する。

第４のクロック周期期間中、もし第２のクロック周期の期間中に導線４９上の値が０であったとすると、導線３５はエネイブルされ、第３のクロック周期期間中にＲＡＭ　１２から読み出されたワードはレジスタ１０中に加えられる。該ワードはレジスタ１０のＱポート、従ってバス１３」二で連続的に得られる。導線３５はまた出力側（財）論理回路６０に対する入力信・号を伝送し、該回路に１つのワードが読み出された時点を知らせる。

前述の第３のクロック周期期間中、増加されたＲポインタ、即ちＲ＋１はバス５１によりポインタ・メモリ４０のＤボート如加えられる。第４のクロック周期期間中、導線２５）−１１：Ｒポインタのアドレスを送信し、導線２７はエネイブルされ、それによって／（スジ１上の増加されたＲポインタＲ＋１は新らしいＲポインタとしてポインタ・メモリ４０中に加えられる。

ＦＴＦＯギューキュ情報の書き込み線路１１て受信されるワードに応動して、入力制御回路２０はこの状態を導線２１を介して制御回路２６に送信する。その後、第１のクロック周期期間中、導線２５加えられる。第２のクロック周期期間中、導線３１は１なる値を送信しており、それによって加算器４４力１らの出力−Ｗ−１−］となり、該Ｗ＋］は比較器４６のＤ２　ポートに現われる。そｒと同時に、導線２５はポインタ・メポートに現われる。

第３のクロック周期期間中、導線３１上の信号の値は１に留まり、比較器４６からの出力はエネイブル導線３７によりフリップ・フロップ４８中に加えられる。

比較器４６からの出力、即ちフリップ・フロップ４８の内容がＯであると、これはＲポインタとＷ＋１が等しくな（、ＲＡＭ１２のＤポートのワードをその中て入れてよいことを意味する。

このようにして、第４のクロック周期期間中、ＲポインタおよびＷ＋１が等しくないと、ＲＡＭ　１２のＤボートのワードがエネイブル導線３３によりそのＡポートのＷ＋１によりアドレス指定されたロケーション中に加えられる。導線３３は１だ入力制御回路２ｏに入力信号を送信し、バッファ１８からのワードがＲＡＭ１２中だ加えられた時点を指示する。

同じ第４のクロック周期期間中、導線２５ｉｄポインタ・メモリ４０中のＷポインタのアドレスを送信し、導線２７はエネイブルされ、それによってバス５１上のＷポインタの増加された値Ｗ４−１はポインタメモリ４ｏ中に第２図のメソセージ終了フラグ３６によって完全なメツセージが受信されたことが示されると、第１図の導線２１はこの状態を制御回路２６に送信する。これに応動して、Ｌポインタは更新される。この更新には２クロソり周期が必要とされる。

第１のクロック周期期間中、導線２５はポイｙり・メモリ４０中のＷポインタのアドレスを送信する。導線２９はエイイブルされ、Ｗポインタはポインタ・レジスト４２中にコピーされる。第２のクロック周期期間中、導線３１は０なる値を送信する。このようにして、Ｗボイ／りはバス５１上に現われる。導線２５はポインタ・メモリ４．０中のＬポインタのアドレスを送信する。導線２７はエネイブルされ、それによってノ（ス５１上のＷポインタの値はＬポインタ中にコピーされる。

ＦＩＦＯキューのリセットＲポインタの値はポインタ・メモリ４０中のＬおよびＷポインタ・ロケージョン中にコピーすることによシキューを空とすることでＦＩＦＯキューはりセント、即ち初期化される。

第１のクロック周期期間中、導線２５はポインタ・メモリ４０中のＲポインタのアドレスを送信し、Ｒポインタはエネイブル導線２９によシボインタ・レジスタ４２中に加えられる。

第２のクロック周期期間中、導線３１上の圃ば０となり、それによってＲポインタは）（ス５１上に現われる。

導線２５はＬポインタのアドレス舎送信し、エネイブル導線２７によってＲポインタの値はポインタ・レジスタ４０中のＬポインタ・ロケー／コン中にコピーされる。

同様に第３のクロック周期期間中、導線３１上の値は０に留１す、それによってＲポインタはバス５１上に継続して現われる。導線２５はＷポインタのアドレスを送信し、エネイブル導線２７によってＲポインタの値はＷポインタ・ロケージョン中にコピーサレる。

衝突の解決両方の書き込みコマンド導線２１および読み出しコマンド導線６３が同時にエネイブルされると、たとえＦＩＦＯキューが満杯で操作が完了できない場合でさえも制御回路２６は書き込みコマンド導線２１に優先権を力える。

次の操作は導線６３の読み出しコマンドとなる。

入力制御過程前述の如く、情報ワードが受信されると、該ワードはバッファ１８および誤り検出器１６中に加えられる。各ワードがバッファ１８中に完全に加えられると、入力制御回路２０は導線２１を介してＲＯＭ　２　２にコマンドを送信し、それによってバノンア１８中の情報ワードはＲＡＭ１２に転送される。

前述の如く、各々の情報ワードが誤シ検出器１６中に加えられた後、その中で伝送誤りの有無が検出される。

伝送誤りが検出されなかった場合には、導線１７がエネイブルされる。一方バツファ１８中に加えられた各ワードはメツセージ終了フラグと比較される。メソセージ終了フラグが検出されると、その状態はバス１９を介して入力制御回路２０に送信される。

導線１７がエネイブルされ、メソセージ終了信号がバス１９を介して・；ノファ１８から受信されると、入力佑１ｊ御回路２０は導線２１を介してＲＯＭ　２　２にコマンドを送信する。これに応動して、Ｗポインタ中のアドレスはＬポインタ中にコピーされ、それ沁よって完全なメツセージがＲＡＭ　１　２中に入ったことを示す。その１麦、このメソセージはＲＡＭ　１　２から読み出される。

しかし誤り検出器１６で伝送誤りが検出されると、導線１７はエネイブルされない。導線１７」二に信号カー存在しないと、異なるコマンドが入力制御回路２０力Ｓら導線２１を介してＲＯＭ　２　２に送信される。これに応動して、Ｌポインタ中のアドレスはＷポインタ中にコピーされ、それによってＷポインタは初期位置に戻る。その結果、誤った情報ワードはＲＡＭ１２中に保持されない。

Ｒ６２補正書の翻訳文提出書（特許法第１８４条の７第１項）昭和５９年　４月１３日特許庁長官　若杉和夫　殿１特許出願の表示ＰＣＴ／ＵＳ　８３／Ｄ　０１９０２、発明の名称キュー記憶用ファースト・イン・ファースト・アウト（ＦＩＦＯ）メモリ構造６、特許出願人５補正書の提出年月日１９８６年８月２６日請求の範囲１　（元の請求の範囲第１項ないし５項の補正後）複数個の情報ワードより成るメソセージを記憶する手段と、記憶手段への該情報ワードの入力、を制御し、メツセージのすべての情報ワードが記憶された後においてのみ情報ワードが加えられたのと同じ順序で記憶手段から情報ワードを読み出すのを制御する手段とを含むメモリ・システムであって該情報ワードの入力を制御する手段が情報ワードを記憶すべき記憶手段中のロケーションをアドレス指定する第１のポインタを含み情報ワードの読み出しを制御する該手段が情報ワードを読み出すべき記憶手段のロケーションをアドレス指定する第２のポインタを含むファースト・イン・ファースト・アウト・メモリ・／ステムにおいて、情報ワードの入力および情報ワードの読み出しを制御する手段は更に完全なメツセージ中の最後の情報ワードが記憶されている記憶手段中のロケーションをアドレス指定する第３のポインタを含むことを特徴とするファースト・イン・ファースト・アウト・メモリ・システム。

２　（元の請求の範囲第６項の補正後）請求の範囲第１項記ｉ１＆のファースト・イン・ファースト・アウト・メモリ・システムにおいて情報ワードの１つが読み出される前にメツセージまたはその一部を棄却する手段により特徴づけられるファースト・イン・ファースト・アウト・メモリ・システム。

：つＤｅの請求の範囲第７項及び第８項の補正後）情報ワードを記憶するランダム・アクセス・メモリと、複数個のワードより成る完全なメソセージが該ランダム・アクセス・メモリ中に記憶された後にワードの読み出しを許容するプログラマブル・ロジック・アレイ（ｐＬＡ）ｔ＊は読み出し専用メモ！Ｊ（ＲＯＭ）およびレジスタより成る制御装置とを含むファースト・イン・ファースト・アウト・キューにおいて、該制御装置は更に３つのポインタを記憶するポインタ・メモリを含むことを特徴とするファースト・イン・ファースト・アウト・キュー。

４　（元の請求の範囲第１０項の補正後）アドレス指定可能なメモリと、ワードをＷポインタのアドレスのメモリ中に淋き込むＷポインタ・レジスタと、Ｒポインタのアドレスのメモリからワードを読み出すＲポインタ・レジスタと、Ｗポインタ・レジスタｋ　Ｎ　加させ、Ｗポインタ・レジスタをＲポインタ・レジスタと比較する手段とを含む、マルチワード・メツセージ用のファースト・イン・ファースト・アウト・メモリ・システムにおいて、アドレス指定可能な該メモリは環状を成していることと、増加されたＷポインタとＲポインタが同じでないときにのみ新らしいメソセージを記憶する手段と、マルチフード・メツセージの最後のワードを同定するＬポインタ・レジスタと、Ｒポインタ・レジスタの内容とＬポインタ・レジスタの内容を比較し、ＲおよびＬポインタが同じでないとき知のみＲポインタ・レジスタを増加させ、Ｒポインタ・５レノスタによってアドレス指定されるメモリ・ワードを読み出す手段と、メツセージ終了信号に応動してＷポインタ・レジスタの内容を１７ポインタ・レジスタ中にコピーする手段と、新らしいメモリ・ワード中の誤りに応動してＬポイン１０り・レジスタの内容をＷポインタ・レジスタ中にコピーする手段とにより特徴づけられるファースト・イン・ファースト・アウト・メモリ・システム。

Claims

【特許請求の範囲】１　複数個の情報ワードより成るメツセージを記憶する手段と、１）記憶手段への該情報ワードの入力、及び２）メツセージの全ての精報ワードが記憶された後においてのみ情報ワードが加えられたのと同じ順序で、記憶手段から情報ワードを読み出す動作を制御する手段とを含むファースト・イン・ファースト・アウト・メモリ・システム。２　請求の範囲第１項記載のファースト・イン・ファースト・アウト・メモリ・システムにおいて該メモリはランダム・アクセス・メモリであるファースト・イノ・ファースト・アウト・メモリ・システム。３　請求の範囲第１項記載のファースト・イン・ファースト・アウト・メモリ・システムにおいて該ｉ’ｆｔ報ワードの入力を制御する手段が、情報ワードを記憶すべき記憶手段中のロケーションをアドレス指定する第１のポインタを含むファースト・イン・ファースト・アウト・メモリ・システム。４Ｕ＾求の範囲第１項記載のファースト・イン・ファースト・アウト・メモリ・システムにおいて、情報ワードの読み出しを制御する該手段が、情報ワードを♂ Ｃみ出すべき記憶手段のロケーションをアドレス指定する第２のポインタを含むファースト・イン・ファースト・アウト・メモリ・システム。５　請求の範囲第４項記載のファースト・イン・ファースト・アウト・メモリ・システムにおいて、情報ワードの入力及び読み出しを制御する手段がさらに、完全なメツセージ中の最後の情報ワードが記憶されている記憶手段中のロケーションをアドレス指定する第３のポインタを含むファースト・イン・ファースト・アウト・メモリ・システム。６　請求の範囲第５項記載のファースト・イン・ファースト・アウト・メモリ・システムであって、さらに、情報ワードの１つが読み出される前にメツセージまたはその一部を棄却する手段を含むファースト・イン・ファースト・アウト・メモリ・・システム。７　情報ワードを記憶するランダム・アクセス・メモリと、複数個のワードより成る完全なメツセージが該ランダム・アクセス・メモリ中に記憶された後にワードの読み出しを許容し、かつ、プログラマブル・ロジック・アレイ（ＰＬＡ　）または読み出し専用メモリ（ＲＯＭ　）およびレジスタよシ成る制御装置とを含むファースト・イン・ファースト・アウト・キュー。８　請求の範囲第７項記載のファースト・イン・ファースト・アウト・キューにおいて、該制御装置はさらに、３つのポインタを記憶するポインタ・メモリを含むファースト・イン・ファースト・アウト・キュー。９　請求の範囲第９項記載のファースト・イン・ファースト・アウト・キューにおいて、該制御装置はさらに該ポインタのうちのいずれ力４つを記憶するためのポインタ・レジスタと、該ポインタ・レジスタから該ポインタに数字の１を加えて該ポインタ・レジスタから該ポインタの値を増力口させるかあるいは該ポインタ・レジスタから該ポインタに数字の０を加える加算器と、該ポインタ・メモリから読み出された該ポインタの値ｆ：表わす第１の入力信号と、該加算器の出力信号を表わす第２の入力信号との２つの入力信号を有する比較器と、該比較器の結果の出力信号を記憶する手段とを含むファースト・イン・ファースト・アウト・キュー。１０　マルチワード・メツセージ用のファースト・イン・ファースト・アウト・メモリ・システムであって、アドレス指定可能な環状メモリと、ワード１ｗポインタのアドレスのメモ１ノ中に書き込むＷポインタ・レジスタと、Ｒポインタのアドレスのメモ！Ｊ　７５＝らワードを読み出すＲポインタ・レジスタと、マルチワード・メツセージの最後のワードヲ同定するしポインタ・レジスタと、Ｗポインタを増加きせ、かつ、新しいメツセージ・ワードを記憶する前でかつ増加されｉＷポインタとＲポインタが同一でない場合に、Ｗポインタ・レジスタをＲポインタ・レジスタと比較する手段と、Ｒポインタ・レジスタの内容とＬポインタ・レジスタの内容を比較し、Ｒ及びＬポインタ・レジスタが同一でない場合にのみ、Ｒポインタ・レジスタを増加させ、Ｒポインタ・レジスタによってアドレス指定されるメモリ・ワードを読み出す手段と、メソセージ終了信号に応動してＷポインタ・レジスタの内容をＬポインタ・レジスタ中にコピーする手段と、新しいメモリ・ワード中の誤りに応動してＬポインタ・レジスタの内容４ｗポインタ・レジスタ中にコピーする手段とを含むファースト・イン・ファースト・アウト・メモリ・システム。