JPS5943556A - 端面電極形成方法 - Google Patents
端面電極形成方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
木ヲ６明は生導体ｆ［５４１１回路にハｊいしれるフラ
ットパッケージの紹冒ｆｉｌ ｎｊ ＋ｒ＝の形成方法
に関すん。
ットパッケージの紹冒ｆｉｌ ｎｊ ＋ｒ＝の形成方法
に関すん。
従来回の１肉成と−ｔの問題点
半ηψ体ｉ１）槓回ｈ′（’ｒ ’ｊ）実装形態＆Ｊ技
術醜や［とともに小型軽に、ｌ化の一途を１こと′−〕
１〜）、１．１１．かじ、それは他の回路との結）γ−
ｐが確実ＶＣイｊ、シわれもものでなければ、う・らな
（ハ仁とＣｌ： Ｌ言う；丁でもない。づらにこ開−す
る方式（〆ｊ′かりＣあり、立体構造への指向をせねば
機器の小Ｌζす１）、ζ、１達成しがたい。
術醜や［とともに小型軽に、ｌ化の一途を１こと′−〕
１〜）、１．１１．かじ、それは他の回路との結）γ−
ｐが確実ＶＣイｊ、シわれもものでなければ、う・らな
（ハ仁とＣｌ： Ｌ言う；丁でもない。づらにこ開−す
る方式（〆ｊ′かりＣあり、立体構造への指向をせねば
機器の小Ｌζす１）、ζ、１達成しがたい。
記１し１はで１泊来１（ｌＩを示し、（１）番ま内Ｐ、
＋６にＩＣデツプ部品や他の成子部品を収納し又モール
ド成型したフラットパッケージ′ご、そのｙ占（川（口
、ｌＱへ（２）は４２７′ロイ（４２％Ｎｉ 、 Ｆ５
１Ｊ％Ｆｅ）＄４−．の金スＩ４板２、導体を端１＋＋
’＋ ｆＣ導出して形成さ７１ている。この場合（・郡
に印刷配線基板を設け１ ｍ記端面ｉ１５．’ １ｋ
（２） Ｉ／コ’ｆ” ＥＢ付けずれは、平面的な結線
をなすことが可能であるが、平面４１〜造だけでは面密
度実装をすることに限界があり、１娩石、ｙの小型１シ
もζ廂娘壁と７２す、・１・都ｆ１てあｍ＝）７（。
＋６にＩＣデツプ部品や他の成子部品を収納し又モール
ド成型したフラットパッケージ′ご、そのｙ占（川（口
、ｌＱへ（２）は４２７′ロイ（４２％Ｎｉ 、 Ｆ５
１Ｊ％Ｆｅ）＄４−．の金スＩ４板２、導体を端１＋＋
’＋ ｆＣ導出して形成さ７１ている。この場合（・郡
に印刷配線基板を設け１ ｍ記端面ｉ１５．’ １ｋ
（２） Ｉ／コ’ｆ” ＥＢ付けずれは、平面的な結線
をなすことが可能であるが、平面４１〜造だけでは面密
度実装をすることに限界があり、１娩石、ｙの小型１シ
もζ廂娘壁と７２す、・１・都ｆ１てあｍ＝）７（。
う色 １月 ＋）ｔ、ｉ ｕノ
木光四（」、フラットパッケージの端面Ｖこ引出され）
′ζ：１モン端子の引出しｊ’ｉｆｆに確実ＶＣ結合さ
！してフラノ］・パッケージ内のコモンｖ′ｊ−子に水
分か１髪入する瀦れ内シい、しかも立１トｋ ３．：’
ａの裏装が可能となる）喘向ｄ口永形成方法を提供す′
；′、）ことを目的とす２もものＣあイ〕。
′ζ：１モン端子の引出しｊ’ｉｆｆに確実ＶＣ結合さ
！してフラノ］・パッケージ内のコモンｖ′ｊ−子に水
分か１髪入する瀦れ内シい、しかも立１トｋ ３．：’
ａの裏装が可能となる）喘向ｄ口永形成方法を提供す′
；′、）ことを目的とす２もものＣあイ〕。
発ｉｉ１の（１１）成
ヒ記目［杓を達成するために、本発明は、金属伏にてコ
１′：ン１′弱子を形成し−しモノリシック集（イｒ
１ｒｊＪ路ヂソグや他の重子１ｊ１（品等を１１ｒ記コ
モンＷｄ６＋に括続し、ｉｉ、ｆ ｉｔ；コモン端子を
外部に導出゛する引出し、７部を端面ｖｒ−残し、た状
岬で全体を・］くノケージングし１フラットパック゛−
ジ金形ノ戊し、ｈｔＪ記コモン痛子の引出しｉ、１（に
結合ノーる導電ペーストを端面に塗布−す４〕とともに
、導ｒ（ｆ、 ペーストをフラノトノジノケージＯＪ＝
Ｆ１１＋１の少ｌくとも一方ｌ／ｉニオＣ廻し込んで
塗布し２て端面゛祇室を形成−）る構成にしたものであ
るＣ３実Ｍ５ビリの説明 以−Ｆ不９らゆ」の−人流例金図＋ｎｉ ｖこ基ついて
歇、明する。第２１図（弓本発す」による完成し］を７
Ｊくし、自）３図はその安部所Ｉｎｊ図を示す。江チッ
プ（３）ζ等の聞手部品はワイヤー（４）により金属板
のコモン端子（５）にボンディング（６） （７）接置
され、とｔしらは、！］’Ｊ記コモン端子（５）の引出
し部（５ａ）が端面に引出式ねた状１便で−ｅ −ノｂ
ト成型さｔＬ、フラットパッケージ（８）が構成きれて
いる。瀦Ａ面ｔ ＠＜ （９）は前記コモン端子（５）
の引出し部（５ａ）に結合するように導電ペーストを塗
布（−で形成され、しかも前曲：４ＰＭベーストはフラ
ットパッケージ（８）の端面のみならず上面吉下面にま
で廻り込むようＱこして塗布マΣ７して形成される。そ
の後１對定端聞ｉ’ｒ４Ｊ龜（９）の飼えン工上面電極
部分（９ａ）に導体ａ□Ｕηを形成し、その間に抵抗体
（上りを印刷形成する。
１′：ン１′弱子を形成し−しモノリシック集（イｒ
１ｒｊＪ路ヂソグや他の重子１ｊ１（品等を１１ｒ記コ
モンＷｄ６＋に括続し、ｉｉ、ｆ ｉｔ；コモン端子を
外部に導出゛する引出し、７部を端面ｖｒ−残し、た状
岬で全体を・］くノケージングし１フラットパック゛−
ジ金形ノ戊し、ｈｔＪ記コモン痛子の引出しｉ、１（に
結合ノーる導電ペーストを端面に塗布−す４〕とともに
、導ｒ（ｆ、 ペーストをフラノトノジノケージＯＪ＝
Ｆ１１＋１の少ｌくとも一方ｌ／ｉニオＣ廻し込んで
塗布し２て端面゛祇室を形成−）る構成にしたものであ
るＣ３実Ｍ５ビリの説明 以−Ｆ不９らゆ」の−人流例金図＋ｎｉ ｖこ基ついて
歇、明する。第２１図（弓本発す」による完成し］を７
Ｊくし、自）３図はその安部所Ｉｎｊ図を示す。江チッ
プ（３）ζ等の聞手部品はワイヤー（４）により金属板
のコモン端子（５）にボンディング（６） （７）接置
され、とｔしらは、！］’Ｊ記コモン端子（５）の引出
し部（５ａ）が端面に引出式ねた状１便で−ｅ −ノｂ
ト成型さｔＬ、フラットパッケージ（８）が構成きれて
いる。瀦Ａ面ｔ ＠＜ （９）は前記コモン端子（５）
の引出し部（５ａ）に結合するように導電ペーストを塗
布（−で形成され、しかも前曲：４ＰＭベーストはフラ
ットパッケージ（８）の端面のみならず上面吉下面にま
で廻り込むようＱこして塗布マΣ７して形成される。そ
の後１對定端聞ｉ’ｒ４Ｊ龜（９）の飼えン工上面電極
部分（９ａ）に導体ａ□Ｕηを形成し、その間に抵抗体
（上りを印刷形成する。
この場合、内部に実装している部品の耐熱温度内で、導
体四ｆ、１１）や抵抗庫饅を形成する必要があるが、こ
れらは最近の公知技術相料Ｖこより十分に対応する事が
可能である。例えば導体や抵抗材を粉末にして吹きつけ
たり、メッキしたり、低温焼成（７−） Ｖ＋ｎｌベー
、ストやカーポルジン材で形Ｄ１−ろ。
体四ｆ、１１）や抵抗庫饅を形成する必要があるが、こ
れらは最近の公知技術相料Ｖこより十分に対応する事が
可能である。例えば導体や抵抗材を粉末にして吹きつけ
たり、メッキしたり、低温焼成（７−） Ｖ＋ｎｌベー
、ストやカーポルジン材で形Ｄ１−ろ。
・（）４図は他の実施間’ｒ： ｙｉｅ シ、ゴーヒン
端子（５うｔｌ＞づ１出（７石（し：端面で４／ｒり曲
け、この部”（５ｂ）のＪ二Ｉｃ冴山１ペー ストを糸
イ（”、 Ｌ−Ｃｙ黒而面極（９朦〕１ｉしたもＱ）で
ある。とうＪることによりコモン）γ１＠子（５）とｍ
Ｍ ｂＡｌ出、１へ（９）との士７４、そ光が、よりる
Ｃ実で容易となり、４１にベースｌ−カ固マルと：Ｔ
モ／ｎＡ子（５） ０４斤りＥｌｌ ｋｆ ｔｕｔ ＋
）（５ｂ）は国軍化さＩｔ、寸法精度か高くなり、ショ
ートの可能性は激減する。
端子（５うｔｌ＞づ１出（７石（し：端面で４／ｒり曲
け、この部”（５ｂ）のＪ二Ｉｃ冴山１ペー ストを糸
イ（”、 Ｌ−Ｃｙ黒而面極（９朦〕１ｉしたもＱ）で
ある。とうＪることによりコモン）γ１＠子（５）とｍ
Ｍ ｂＡｌ出、１へ（９）との士７４、そ光が、よりる
Ｃ実で容易となり、４１にベースｌ−カ固マルと：Ｔ
モ／ｎＡ子（５） ０４斤りＥｌｌ ｋｆ ｔｕｔ ＋
）（５ｂ）は国軍化さＩｔ、寸法精度か高くなり、ショ
ートの可能性は激減する。
第５（メ１ｔ」をらに曲の実施μ゛りをｙＪ−ル、コモ
ン端子（５）の引出し７４１んを端面で一ヒートーに」
辰り外心′すで１斤りｔｌＨｐｒ、このｆｉｔ〜分（５
ｃ）（５ｃＬ）の上に導電ペーストを（４布して接斥・
い２・１匣し−Ｃいる。
ン端子（５）の引出し７４１んを端面で一ヒートーに」
辰り外心′すで１斤りｔｌＨｐｒ、このｆｉｔ〜分（５
ｃ）（５ｃＬ）の上に導電ペーストを（４布して接斥・
い２・１匣し−Ｃいる。
第６図は２ひ［１１，ペーストを堕布−ノイ、・ｊ＝段
を２示１−０い）３〕輪体で、／ｆ右に回転する。四番
１バ（楢イ本Ｑυをト。
を２示１−０い）３〕輪体で、／ｆ右に回転する。四番
１バ（楢イ本Ｑυをト。
Ｆ車ＩＪさｌ−るズｊ・イト１である。Ω１ ！Ｊ２！
昏ＮＬペースｌ−Ｇ’１’ｄ、”ｔｓ４ ＃！Ｉ Ｌ
ｋ ｕ ｇ”４ ”Ｃ１輸体ｅｌＤ ＋ｔ Ｉ、ｉ）
ｉ（＋、ヘ−−ス） ψ４σ）六回で回Ｉ鉱してこれを
全周ＩＡｉ Ｖこ（；Ｊけだ後、持ち」−レアられ、必
四な端子引出いｂＡｌ ｒ９ｒで１」４接［ｇｌ Ｉｌ
ｍせしν）られ塗布され、さらにフラノトノジノケージ
（１）全左右移動させることにより端面′酸極（９）は
フラットパッケージ（１）の上下面に廻り込んで形成さ
扛る。スクリーンを用いて端囲也極を印刷する？Ｊｔ来
の形成力法では、コモン端部の引出し部でスクリーンを
破る恐れがあるが、上記方法ではこのよつｌ心配はなく
なり、安全、確実に、塗布できる導電ペーストＶこより
端面１は極が容易Ｖこ形成される。
昏ＮＬペースｌ−Ｇ’１’ｄ、”ｔｓ４ ＃！Ｉ Ｌ
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ｉ（＋、ヘ−−ス） ψ４σ）六回で回Ｉ鉱してこれを
全周ＩＡｉ Ｖこ（；Ｊけだ後、持ち」−レアられ、必
四な端子引出いｂＡｌ ｒ９ｒで１」４接［ｇｌ Ｉｌ
ｍせしν）られ塗布され、さらにフラノトノジノケージ
（１）全左右移動させることにより端面′酸極（９）は
フラットパッケージ（１）の上下面に廻り込んで形成さ
扛る。スクリーンを用いて端囲也極を印刷する？Ｊｔ来
の形成力法では、コモン端部の引出し部でスクリーンを
破る恐れがあるが、上記方法ではこのよつｌ心配はなく
なり、安全、確実に、塗布できる導電ペーストＶこより
端面１は極が容易Ｖこ形成される。
発明の効呆
以上本発明によれば、立体構造の実装が可能であるとと
もに、わずかなギャップにもペーストが入り込むため、
コモン端子部よりの水分の侵入を防止でき、さらにスク
リーン印刷法よりもが価にル成できる利点を廟する。
もに、わずかなギャップにもペーストが入り込むため、
コモン端子部よりの水分の侵入を防止でき、さらにスク
リーン印刷法よりもが価にル成できる利点を廟する。
第１図は従来例を示す糾を児図、第２図は本発明による
児成品の斜視図、第３区１ ＆：ｔ 安ｊｆＢ断面図、
第４図、第５図はそれぞれ他の実施間を示す要部断面図
、第６図は４冠ペースト塗布方法の一例を示す説明図で
ある。 （５）・・・コモン端子、（５θ、）（５ｂ）（５ｃ）
（５ｄ）・・・コモン端−ｒ・）引出［−品、（８）・
パフラノ１バ、ノ吟−ジ、（９）・・端１１ｊ、ｌ ＋
ｉｉ、１１人、” ” ）”’ トＩＭＩ ＋’４１テ
Ｍ ｉｍｐ分、ｏ（オｕド・コ、１１本。ＵＳ −°・
Ｌ！Ｉ＝Ｊ丸１ト、 １（・ Ｉ″１１ 〕（１１１本 ヂ昏
弘第１図 第３図 第４図 ］ 第５図 β 第５図
児成品の斜視図、第３区１ ＆：ｔ 安ｊｆＢ断面図、
第４図、第５図はそれぞれ他の実施間を示す要部断面図
、第６図は４冠ペースト塗布方法の一例を示す説明図で
ある。 （５）・・・コモン端子、（５θ、）（５ｂ）（５ｃ）
（５ｄ）・・・コモン端−ｒ・）引出［−品、（８）・
パフラノ１バ、ノ吟−ジ、（９）・・端１１ｊ、ｌ ＋
ｉｉ、１１人、” ” ）”’ トＩＭＩ ＋’４１テ
Ｍ ｉｍｐ分、ｏ（オｕド・コ、１１本。ＵＳ −°・
Ｌ！Ｉ＝Ｊ丸１ト、 １（・ Ｉ″１１ 〕（１１１本 ヂ昏
弘第１図 第３図 第４図 ］ 第５図 β 第５図
Claims (1)
- Ｊ＜′ｉ？回板Ｖこでコモン端子を形成してモノリフツ
ク卒績回路チップや曲のｌ団子部品等を前Ｍｄコモンｓ
％４子ＶＣ接続し、Ａｉｌ記コモン端子を外部に導出す
る引出し部を端面に残した状襲で全体ケハソケージング
してフラットパッケージを形成し、山［制コモンタＩＭ
子の引出し部Ｖこ結合−４イ、導電ペーストを端面Ｖ？
１塗布ずゐとともに２、情巾、ペーストをフラットパッ
ケージの１ニド而の・′Ｊ）なり２二も一方ｔ’ｒ−２
で廻し７込んで塗布してＱ２ ｕｎ Ｉｌｔ＋ｄＡｋ形
成ｌ−るｕ形成量ｒｉ、ｉ： ４９．形ｌＪｙ、方法１
．２、 ７厚ＩＩＬベ一ストｔｉ輪体の全周面Ｖこ付け
られた１々・該導体を°４Ｚ・貴な端子引出しｌｌＡｌ
ｊｙｒに斤接回す・／りずく、ことＶこより（彼布−
Ｊることを特徴とＪ−る′１ケＷｉ珀ボのＮｑ）、門弟
１川ｍｌ載の端面ｊ捏体形成力法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57154083A JPS5943556A (ja) | 1982-09-03 | 1982-09-03 | 端面電極形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57154083A JPS5943556A (ja) | 1982-09-03 | 1982-09-03 | 端面電極形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5943556A true JPS5943556A (ja) | 1984-03-10 |
Family
ID=15576515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57154083A Pending JPS5943556A (ja) | 1982-09-03 | 1982-09-03 | 端面電極形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5943556A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS633153U (ja) * | 1986-06-23 | 1988-01-11 | ||
| JP2003023133A (ja) * | 2001-07-06 | 2003-01-24 | Matsushita Electric Ind Co Ltd | リードフレームおよびそれを用いた樹脂封止型半導体装置ならびにその製造方法 |
| US7115984B2 (en) * | 2002-06-18 | 2006-10-03 | Micron Technology, Inc. | Semiconductor devices including peripherally located bond pads, intermediates thereof, assemblies, and packages including the semiconductor devices, and support elements for the semiconductor devices |
| US7208335B2 (en) | 2003-09-30 | 2007-04-24 | Micron Technology, Inc. | Castellated chip-scale packages and methods for fabricating the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55153362A (en) * | 1979-05-18 | 1980-11-29 | Matsushita Electric Ind Co Ltd | Chip type semiconductor part |
| JPS58112348A (ja) * | 1981-12-25 | 1983-07-04 | Fujitsu Ltd | 半導体装置 |
-
1982
- 1982-09-03 JP JP57154083A patent/JPS5943556A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55153362A (en) * | 1979-05-18 | 1980-11-29 | Matsushita Electric Ind Co Ltd | Chip type semiconductor part |
| JPS58112348A (ja) * | 1981-12-25 | 1983-07-04 | Fujitsu Ltd | 半導体装置 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS633153U (ja) * | 1986-06-23 | 1988-01-11 | ||
| JP2003023133A (ja) * | 2001-07-06 | 2003-01-24 | Matsushita Electric Ind Co Ltd | リードフレームおよびそれを用いた樹脂封止型半導体装置ならびにその製造方法 |
| JP4598316B2 (ja) * | 2001-07-06 | 2010-12-15 | パナソニック株式会社 | 樹脂封止型半導体装置およびその製造方法 |
| US7115984B2 (en) * | 2002-06-18 | 2006-10-03 | Micron Technology, Inc. | Semiconductor devices including peripherally located bond pads, intermediates thereof, assemblies, and packages including the semiconductor devices, and support elements for the semiconductor devices |
| US7285850B2 (en) | 2002-06-18 | 2007-10-23 | Micron Technology, Inc. | Support elements for semiconductor devices with peripherally located bond pads |
| US7208335B2 (en) | 2003-09-30 | 2007-04-24 | Micron Technology, Inc. | Castellated chip-scale packages and methods for fabricating the same |
| US7633159B2 (en) | 2003-09-30 | 2009-12-15 | Micron Technology, Inc. | Semiconductor device assemblies and packages with edge contacts and sacrificial substrates and other intermediate structures used or formed in fabricating the assemblies or packages |
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