JPS5943031B2

JPS5943031B2 - 画像処理装置

Info

Publication number: JPS5943031B2
Application number: JP53110283A
Authority: JP
Inventors: 守岡田; 健司小倉; 伸一村上
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1978-09-08
Filing date: 1978-09-08
Publication date: 1984-10-19
Also published as: JPS5537056A

Description

【発明の詳細な説明】本発明は図形をファクシミリ等の走査装置により走査し
、実時間で細線化された（細められた）図形を得る画像
処理装置に関する。

従来、図形の細線化に際しては、図形パターンの周囲か
ら順次細める方法、あるいは図形パターンを距離パター
ンに変換し、距離パターンから論理的操作により細線化
図形を得る方法がとられている。

この処理は、一般には計算機等の情報処理装置により行
なわれるが、それには１画面全体を記憶装置へ取り込む
ことが必要である。しかしながら、走査装置によつて読
み取られる画素情報は数メガビットにも及ぶため、現実
的には１画面分の画素情報を情報処理装置の主記憶に取
り込むことはできず、一旦大容量記憶装置に記憶し、そ
の後、情報処理装置の処理能力に合つた量の画素情報を
大容量記憶装置から読み出して細線化処理を行ない、そ
の結果を再び大容量記憶装置に格納している。第１図は
この従来のこの種装置の構成図を示したもので、１はフ
ァクシミリ等の走査装置、２は磁気記憶装置あるいはフ
レームメモリ等の大容量記憶装置、３は計算機等の情報
処理装置である。

しかし、この従来装置では、走査装置１によつて画像を
走査し大容量記憶装置２に取り込む時間と細線化処理に
要する時間と大容量記憶装置２との入出力処理に要する
時間を合せた時間が必要となり、さらに情報処理装置３
の処理能力が低い（主記憶容量が小さい）場合には大容
量記憶装置２との入出力回数が増大し、入出力処理にぼ
う大な時間が必要となる等の欠点がある。本発明は上記
従来の欠点を除去するため、ファクシミリ等の走査装置
の走査と同期して、１走査線の画素情報のうち不要な画
素情報を消去し、実時間的に細められた図形を得るよう
にしたもので、以下図面を用いて詳細に説明する。

第２図は本発明の概略構成を示す図であり、４はフアク
シミリ送信機、５は１走査線分の画素情報のうち不要な
画素情報を消去する画像処理装置、６は画素情報を蓄積
する蓄積装置である。

蓄積装置６は表示装置用のフレームメモリでもよく、ま
た、画像処理装置５で処理された画素情報を直接記録す
るフアクシミリ受信機等の記録装置であつてもよい。第
３図は本発明の対象とする画像処理装置５の構成例を示
す図であり、７は入力用バツフアメモ１八８はクロツ
ク発生器、９はメモリ切換え用クロツク制御回路、１０
はアンドゲート群、１１はバツフアメモＩ八１２はラ
ン検出回路、１３はラン検出回路用クロツク制御回路、
１４は読出し書込み制御回路、１５は読出し書込み用ク
ロツク制御回路、１６は３Ｘ３窓領域記憶回路、１７は
絶対値回路、１８は２値化回路、１９はデコード回路、
２０はテーブル回路、２１は判定回路、２２は出力用バ
ツフアメモリである。

第４図はバツフアメモリ１１の構成例を示す図であり、
３走査線分の記憶回路から構成される。

２３は現在不要画素を削除しようとしている走査線デー
タを記憶するラインバツフア、２４はラインバツフア２
３に記憶された走査線データの１つ前のすでに不要画素
が削除された走査線データを記憶するラインバツフア、
２５はラインバツフア２３に記憶された走査線データの
次の走査線データを記憶するラインバツフア、２６，２
７はアンドゲート群である。

なお、各ラインバツフアは、１走査線の画素数をＮとす
ると、１画素当り１０ｇ２Ｎビツト（たゾし、小数点以
下は切上げ）を有する。さて、フアクシミリ送信機４は
媒体（紙面等）の上に記憶された書画を走査し、黒情報
をＴ”、白情報を“Ｏ゛として読取り、画像処理装置５
内の入力用バツフアメモリ７に該画素情報を入力する。

フアクシミリ送信機４が１走査を終了し、１走査線分の
画素情報が入カバツフアメモリ７に入力されると、メモ
リ切換え用クロツク制御回路９が動作し、ラインバツフ
ア２３の内容はアンドゲート群２６を介してラインバツ
フア２４にロードされ、ラインバツフア２５の内容はア
ンドゲート群２７を介してラインバツフア２３にロード
され、入力用バツフアメモリ７の内容はアンドゲート群
１０を介してラインバツフア２５にロードされる。その
後、フアクシミリ送信機４は次の走査を行なつ０フアク
シミリ送信機４が次の走査を行つている間、画像処理装
置５は以下に示す動作を行なう。

まず、ラン検出回路用クロツク制御回路１３が動作し、
ラン検出回路１２を動作させる。ラン検出回路１２はバ
ツフアメモリ１１内のラインバツフア２５に記憶された
画素情報（０又は１）を読出し、連続する゛１”の個数
を計数し、ラインバツフア２５内の連続する”１゛を各
々該計数結果で置換する。この計数結果をラン情報と呼
ぶ。第５図は画素情報をラン情報に変換する方法の説明
図で、ａ図は変換前のラインバツフア２５の画素情報、
ｂ図は変換後のラインバツフア２５のラン情報を示す。
即ち、ラン検出回路１２は黒情報１Ｆ”のランを検出す
ると、第５図ｂに示す如く、各画素情報をラン情報（第
５図ａの例では、ランは１０）に変換し、さらにランの
左半分に正、右半分に負の符号を与える。一般に、長さ
ｒのランの左から数えて〔ｒ／２〕個の画素情報は＋ｒ
に、残りの画素情報は−ｒに変換される。たゾし、記号
〔Ｘ〕はｘを越えない最大の整数を表わす。このように
、画素情報をラン情報に変換すると、線の中心を符号の
変化によつて容易に検出でき、また、図形の連結関係を
隣接するラン情報の大小比較により艇りできる利点があ
り、後述する如く、本発明の回路化を容易に実現するこ
とができる。次に、読出し書込み用クロツク制御回路１
５が動作し、読出し書込み制御回路１４が動作を開始す
る。読出し書込み制御回路１４はラインバツフア２３を
まず順走査方向（左→右）に走査し、”Ｏ゛゜以下のラ
ン情報の場合にはその内容を変更せず、６０゛より大な
るラン情報を検出すると（いま、これをｘとする）、該
ラン情報に隣接するラン情報をラインバツフア２３，２
４，２５より読出し、３×３窓領域記憶回路１６に記憶
する。第６図は、ラインバツフ，ア２３の中の１つのラ
ン情報ｘに隣接するラン情報を示す図であり、Ｘｌ，Ｘ
２，Ｘ３はラインバツフア２４のラン情報、ＸＯ，Ｘ４
はラインバツフア２３のラン情報、Ｘ５，Ｘ６，Ｘ７は
ラインバツフア２５のラン情報を表わす。この３×３窓
領域記憶回路１６に記憶されたラン情報Ｘ。，・・・・
・・，Ｘ，を絶対値回路１７で絶対値化し、さらに２値
化回路１８によつて２値化して、ＸＯ，１１）Ｘ７をＹ
Ｏり１０９ｙ７に変換し）デ０１ド回路１９に入力する
。こ＼で、Ｙｉ（１＝０，１，・・・・・・，７）は、
以下の如く求められる。すなわち、（ＹＯ，ｙｌ，・・
・・・・，Ｙ７）は画素ｘに隣接する８個の画素が存在
するか否かを表わす情報とみなすことができ、（ＹＯ，
ｙ，，・・・・・・，Ｙ７）を２進数に対応させると、
２５６通りの場合が考えられる。この２５６通りの場合
は、それぞれ３２の場合からなる４つのサブグループに
分割することができる。第７図はＸ。

＝Ｏ（すなわち、ＹＯ＝０）の場合の画素ｘに隣接する
画素の状態を示す図であり、ｎはパターンの番号、Ｋｎ
は第ｎ番目のパターンの中心の画素ｘの類別情報であり
、Ｋｎ＝Ｏの場合には中心画素Ｘを無条件に削除できる
ことを示し、Ｋｎ＝１の場合には中心画素ｘを条件付き
で削除できることを示し、Ｋｎ−２の場合には中心画素
ｘは削除できないことを示す。なお、第７図では斜め方
向の連結性は考慮していない。また、「＊」は注目しな
いことを示す。Ｋｎ＝２の場合、例えば、ｎ＝１７のパ
ターンでは中心画素ｘを削除すると、Ｘ２とＸ６が分断
されるのでｘは削除しない。

Ｋｎ＝１の場合には中心画素ｘを削除しても画素間が分
断されることはないが、後述する方法で判定し、所定の
条件を満足している場合には削除しない。Ｋｎ＝Ｏの場
合には中心画素は弧立へもしくは不要画素として削除す
る。なお、ＸＯ＼０，Ｘ２＝Ｏの場合は、第７図のパタ
ーンを反時計方向に９０Ｏ回転して得られ、ＸＯ＼０，
Ｘ２＼０，Ｘ４二Ｏの場合は、第７図のパターンを反時
計方向に１８０Ｏ回転して得られ、ＸＯ＼０，Ｘ２＼０
，Ｘ４＼０，Ｘ６−０の場合は、第７図のパターンを反
時計方向に２７００回転して得られる。以上のことから
、２値化回路１８より出力される２値化情報Ｙ。

，・・・・・・，Ｙ７に対して、デコード回路１９は、
の計算を行ない、テーブル回路２０のＬ番目にアクセス
し、その内容を判定回路２１に読出す。

第８図はテーブル回路２０の構成を示す図であり、ｎは
第７図に示したパターンの番号、このｎに対応して記憶
されている情報は第７図に示した各パターンのＫｎの値
である。デコード回路１９はＹ。

＼０，ｙ２＼０，ｙ４＼０，ｙ６＼Ｏの場合にはテーブ
ル回路２０にアクセスせず、判定回路２１を介して、出
力用バツフアメモリ２２に黒情報゛１゛を書込み、バツ
フアメモリ１１の内容は変更しない。判定回路２１は、
テーブル回路２０から情報（０，１，２のいずれ力のが
読込まれると、その値（Ｋとする）を識別し、Ｋ＝２の
場合には黒情報“１”を出力用バツフアメモリ２２に書
込み、バツフアメモ！川１の内容は変更しない。

また、Ｋ＝０の場合には白情報゛０゛を出力用バツフア
メモリ２２に書込み、同時にバツフアメモリ１１内のラ
インバツフア２３の着目しているラン情報ＸをＯに置換
え、Ｋ−１の場合、以下に示す動作を行なう。第９図は
、第７図に示したパターンの内、Ｋｎｌのパターンの中
心画素ｘを削除しないための非削除条件を示す図である
。

こ＼で、ＲＯは縦線と横線を識別するためのしきい値で
ある。すなわち、一般に縦線のランは短かく、横線のラ
ンは長いことは容易に分かるので、長さがＲ。より小な
るランが２走査線以上にわたつて出現すると縦線とみな
し、長さがＲ。以上のランは横線とみなす。後で具体例
を示すように、ＲＯは実際の線の幅の２倍前後に設定し
ておけばよく、ＲＯの設定は容易である。判定回路２１
は、Ｋ＝１の場合、第９図ａまたはｂのパターンを検出
すると、中心のラン情報ｘとＸ６を所定のしきい値Ｒ。

と比較し、１ｘ１＜ＲＯかつＩｘ６ｌ＜ＲＯの場合は縦
線とみなし、ｘを削除せず、黒情報゛１゛を出力用バツ
フアメモリ２２に書込み、バツフアメモＩ川１内のライ
ンバツフア２３の内容は変更しない。また、第９図ｃま
たはｄのパターンを検出すると、中心のラン情報Ｘ．ｌ
！：ＸＯまたはＸ４を前記しきい値Ｒ。と比較し、Ｉｘ
ｌ≧ＲＯｌかつ１ｘ０１≧ＲＯまたはＩｘ４ｌ≧ＲＯの
場合は横線とみなし、ｘを削除せず、黒情報゛１゛を出
力用バツフアメモリ２２に書込み、バツフアメモリ１１
内のラインバツフア２３の内容は変更しない。上記以外
の場合には白報情“Ｏ″”を出力用バツフアメモリ２２
に書込み、バツフアメモリ１１内のラインバツフア２３
のラン情報ｘを゛０゛に置換える。読出し書込み制御回
路１４は、以上の動作をラインバツフア２３が順走査方
向に走査し終えるまで繰り返えし、順走査方向の走査が
終了すると、ラインバツフア２３を逆走査方向（右→左
）に走査し、Ｏ以上の値を有するラン情報は変更せず、
負のラン情報を検出すると、以下、順走査方向の走査時
と同様の動作を行なう。

このようにして、読出し書込み制御回路１４は前記逆走
査方向の走査が終了すると動作を停止し、出力用バツフ
アメモリ２２に記憶された０，１の形式をとる画素情報
が蓄積装置６に蓄積される。その後、メモリ切換え用ク
ロツタ制御回路９が動作し、以後ファタンミリ送信機４
の走査が終了するまで同様の動作を繰り返えす。第１０
図は本実施例によつて得られた細線化例を示す図であり
、第１０図ａは原パターン、第１０図ｂとｃは得られた
細線化図形を示す。

第１０図において、ａ図の原パターンの線幅は５〜７画
素であり、ｂ図は前記しきい値Ｒ。を８（画素）に設定
した場合の細線化例、ｃ図はＲ。を１４（画素）に設定
した場合の細線化例である。第１０図に示す如く、ｂと
ｃ図の細線化例の間にはほとんど差はなく、ＲＯの設定
できる範囲が広いので、しきい値Ｒ。の設定は容易に行
なえる。なお、本実施例では画素間の連結性を上下左右
のみ考慮したが、斜め方向の連結性を考慮した場合にも
容易に拡張することができる。

以上説明したように、本発明によれば、フアクシミリ等
の走査装置によつて読み取られる画素情報を走査線単位
に逐次処理し、不要な画素情報を消去するので、走査装
置の走査に同期して実時間的に細線化された図形が得ら
れる利点がある。

更に、細線化処理は画素情報をラン情報に変換し、該ラ
ン情報によつて行なうため、線の中心を符号の変化によ
つて容易に検出でき、また、図形の連結関係を隣接する
ラン情報の大小比較により容易に識別できる利点があり
、装置化が容易に達成できる。

【図面の簡単な説明】

第１図は従来装置の概略構成図、第２図は本発明と従来
装置との差異を説明する図、第３図は本発明の一実施例
で、第２図の画像処理装置の構成例を示す図、第４図は
第３図のバツフアメモリの構成例を示す図、第５図は画
素情報のラン情報への変換法を示す図、第６図は隣接画
素を示す図、第７図は隣接画素との連結関係を示す図、
第８図は第３図のテーブル回路の構成を示す図、第９図
は非削除条件を示す図、第１０図は具体的な細線化例を
示す図である。１・・・・・・走査装置、２・・・・・・大容量記憶装
置、３・・・・・・情報処理装置、４・・・・・・フア
クシミリ送信機、５・・・・・・画像処理装置、６・・
・・・・蓄積装置、７・・・・・・入力用バツフアメモ
１八８・・・・・・クロツク発生器、９・・・・・・メ
モリ切換え用クロツク匍脚回路、１０・・・・・・アン
ドゲート群、１１・・・・・・バツフアメモリ、１２・
・・・・・ラン検出回路、１３・・・・・・ラン検出回
路用クロツク制御回路、１４・・・・・・読出し書込み
制御回路、１５・・・・・・読出し書込み用クロツク制
御回路、１６・・・・・・３×３窓領域記憶回路、１７
・・・・・・絶対値回路、１８・・・・・・２値化回路
、１９・・・・・・デコード回路、２０・・・・・・テ
ーブル回路、２１・・・・・・判定回路、２２・・・・
・・出力用バツフアメモＩ八２３〜２５・・・・・・ラ
インバツフア、２６〜２７・・・・・・アンドゲート群
。

Claims

【特許請求の範囲】

１媒体上に記録された像情報を走査し、画素情報を読
み取る走査装置によつて読み取られた１走査線分の画素
情報を記憶するする第１の記憶回路と、該走査線の前後
の一つずつもしくは複数本ずつの走査線の内容を一時記
憶する第２の記憶回路と、前記第１の記憶回路に記憶さ
れた画素情報を順次読み出し、その黒画素の連なりを計
数するラン検出回路と、該計数結果が前記第２の記憶回
路に記憶されている内容と予め定められた関係を満足し
ているか否かを判定する判定回路とを具備し、該判定回
路により判定された結果に基づき前記第１の記憶回路に
記憶された画素情報の消去あるいは残留を行なうことを
特徴とする画像処理装置。