JPS594009A - 半導体基板 - Google Patents
半導体基板Info
- Publication number
- JPS594009A JPS594009A JP57112958A JP11295882A JPS594009A JP S594009 A JPS594009 A JP S594009A JP 57112958 A JP57112958 A JP 57112958A JP 11295882 A JP11295882 A JP 11295882A JP S594009 A JPS594009 A JP S594009A
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- JP
- Japan
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- semiconductor substrate
- semiconductor
- substrate
- discriminating
- lot
- Prior art date
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- Pending
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54433—Marks applied to semiconductor devices or parts containing identification or tracking information
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54493—Peripheral marks on wafers, e.g. orientation flats, notches, lot number
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、ＩＣ等の半導体装置を製造するために供さ
れる単結晶シリコンを薄板状（二切出して構成した半導
体基板に関する。
れる単結晶シリコンを薄板状（二切出して構成した半導
体基板に関する。
半導体装置の製造工程Ｃ：おいては、半導体・基板（二
対して適宜電極を形成した後、この電極を形成した半導
体基板は、ダイソートテストにかけられる。このダイソ
ートテストは半導体基板上のチップを順番に測定して良
否判定を行なうもので、不良品にはインクで印を付けて
ダイシング工程後に目視（二よる摘出で不良品を除去で
きるようにしている。
対して適宜電極を形成した後、この電極を形成した半導
体基板は、ダイソートテストにかけられる。このダイソ
ートテストは半導体基板上のチップを順番に測定して良
否判定を行なうもので、不良品にはインクで印を付けて
ダイシング工程後に目視（二よる摘出で不良品を除去で
きるようにしている。
しかし、インクを用いる方法ではインクが固めの液体で
あるためＩ：チップ上Ｃ二必ずしも均一に付かず、消え
かかることもある。また、イン）ＤＰ！ りが高温壁化性であるため高温ダイソートテストでは一
度不良と判定されてインクを付けると固まってしまい、
再度ダイソートテストしたいときζニインクを消すこと
ができない。さらに、インクにＣＩ等の成分が含まれて
いるため、良品３ニインクが若干飛び散ってしまったと
き後の処理がまずいと信頼性Ｃ二影響を及ばず等の欠点
を有する。
あるためＩ：チップ上Ｃ二必ずしも均一に付かず、消え
かかることもある。また、イン）ＤＰ！ りが高温壁化性であるため高温ダイソートテストでは一
度不良と判定されてインクを付けると固まってしまい、
再度ダイソートテストしたいときζニインクを消すこと
ができない。さらに、インクにＣＩ等の成分が含まれて
いるため、良品３ニインクが若干飛び散ってしまったと
き後の処理がまずいと信頼性Ｃ二影響を及ばず等の欠点
を有する。
そこで、将来はダイソートテスト時に半導体基板毎（二
各テ、ツブの位置と良否判定結果をフロッピー・ディス
ク等の記憶装置Ｃ二人力しておき、ダイシング工程後の
良品不良品のより分けを自動化すること≦二よってイン
ク付けの作業を廃止することが考えられている。
各テ、ツブの位置と良否判定結果をフロッピー・ディス
ク等の記憶装置Ｃ二人力しておき、ダイシング工程後の
良品不良品のより分けを自動化すること≦二よってイン
ク付けの作業を廃止することが考えられている。
上記のようＣ二、各テップの位置を記憶装置に入力する
とき、半導体基板自身の識別が必要である。このために
は、例えば半導体基板を収納するウニへ−キャリア（運
搬容器）を利用して半導体基板の識別を行なう方法が考
えられる。
とき、半導体基板自身の識別が必要である。このために
は、例えば半導体基板を収納するウニへ−キャリア（運
搬容器）を利用して半導体基板の識別を行なう方法が考
えられる。
このウニへ−キャリアは半導体基板を立てて収納するよ
うＣ二垂直方向に溝が堀ってあり、この溝Ｃ一対して半
導体基板を順次配列収納するもので、この配列時Ｃ二番
半導体基板の配置された場所を記憶させて半導体基板を
識別する。その他ｆ二半導体基板の裏面にロット番号等
をガラスきりのような鋭角な工具でキズをつけて記入す
る方法も考えられる。
うＣ二垂直方向に溝が堀ってあり、この溝Ｃ一対して半
導体基板を順次配列収納するもので、この配列時Ｃ二番
半導体基板の配置された場所を記憶させて半導体基板を
識別する。その他ｆ二半導体基板の裏面にロット番号等
をガラスきりのような鋭角な工具でキズをつけて記入す
る方法も考えられる。
しかし、ウニへ−キャリアを用いる方法では一旦記憶さ
せた後にウニへ−キャリアが変わってしまったり、配列
位置がずれたりすると記憶装置Ｃ二人力したデータと一
致しなくなってしまう、また、半導体基板Ｃニキズを付
けて記入する方法では表面のｔツブにもキズを付けてし
まう恐れがあるので好ましくない。こ牡らいずれの方法
も目視Ｃ二よりＲｒＡする他なく、自動化を進めていく
上で不都合である。
せた後にウニへ−キャリアが変わってしまったり、配列
位置がずれたりすると記憶装置Ｃ二人力したデータと一
致しなくなってしまう、また、半導体基板Ｃニキズを付
けて記入する方法では表面のｔツブにもキズを付けてし
まう恐れがあるので好ましくない。こ牡らいずれの方法
も目視Ｃ二よりＲｒＡする他なく、自動化を進めていく
上で不都合である。
１ この発明は上記欠点を改善して、ダイソートテスト
の過程に：おいて、そのテスト結果の内容をそれぞれ記
録すると共Ｃ二、その記録が自動的に判読され、自動的
不良品を識別排除できるようにする半導体基板を提供す
るものである。
の過程に：おいて、そのテスト結果の内容をそれぞれ記
録すると共Ｃ二、その記録が自動的に判読され、自動的
不良品を識別排除できるようにする半導体基板を提供す
るものである。
即ち、この発明における半導体基板は、半導体素子のノ
やターニング工程時Ｃ二、アルミニウムやＩリシリコン
等の素子形成時ζ二値用される材料を用いて、半導体基
板のオリエンティション・フラット付近の不要部分【二
番号または符号等の識別記号のパターンを形成するもの
である。
やターニング工程時Ｃ二、アルミニウムやＩリシリコン
等の素子形成時ζ二値用される材料を用いて、半導体基
板のオリエンティション・フラット付近の不要部分【二
番号または符号等の識別記号のパターンを形成するもの
である。
以下、図面についてこの発明の一実施例を説明する。
半導体素子製造時の配線バターニングエ福では、半導体
基板（ウェハー）の表面の全面にアルミニウム膜を被着
し、このあとフォトレジスト（二よる写真蝕刻法を使っ
てパターンを形成し、フォトレジストをマスクビニして
不要部分をエツチングで除去している。
基板（ウェハー）の表面の全面にアルミニウム膜を被着
し、このあとフォトレジスト（二よる写真蝕刻法を使っ
てパターンを形成し、フォトレジストをマスクビニして
不要部分をエツチングで除去している。
上記の工程を利用して、’！Ｊｘ図Ｃ二示すように半導
体基板１１の属するロフト番号及びこのロフト内でのウ
ニへ一番号等の識別番号１２を半導体基板１１のオリエ
ンティション・フラットＩｓ付近に、例えばアルミニウ
ム膜を残すような状態で形成する。オリエンティション
・フラット付近のチラノは不要品となるので、識別番号
１２を記入しても支障はない。
体基板１１の属するロフト番号及びこのロフト内でのウ
ニへ一番号等の識別番号１２を半導体基板１１のオリエ
ンティション・フラットＩｓ付近に、例えばアルミニウ
ム膜を残すような状態で形成する。オリエンティション
・フラット付近のチラノは不要品となるので、識別番号
１２を記入しても支障はない。
この場合、上記識別番号Ｉ２は第２図に示すよ５＋ニパ
ー・コード等の識別符号１４としてもよい、この）ぐ−
・コードの場合、ダイシングライン１５のノ（ターンと
の区別を明確にするため、パー・コード１．の傾きをダ
イシングラインより４５度傾斜させて記入すると効果的
である。
ー・コード等の識別符号１４としてもよい、この）ぐ−
・コードの場合、ダイシングライン１５のノ（ターンと
の区別を明確にするため、パー・コード１．の傾きをダ
イシングラインより４５度傾斜させて記入すると効果的
である。
即ち、上記のような半導体基板１１の識別番号１２また
は識別符号Ｉ４を検索番号として、テ 各テップの位置及びダイン−トラストの良否判定結果を
記憶装置に入力する。そして、グイシング工程時Ｃ二半
導体基板１）の識別番号１２または識別符号１４を光学
記号読取器等で機械的に読み取って、その半導体基板ノ
ーの各位置Ｃ二おける良否判定結果を記憶装置から呼び
出しておき、ダイシングした後、その良否判定結果に基
づいて自動的に不良品を排除するものである。
は識別符号Ｉ４を検索番号として、テ 各テップの位置及びダイン−トラストの良否判定結果を
記憶装置に入力する。そして、グイシング工程時Ｃ二半
導体基板１）の識別番号１２または識別符号１４を光学
記号読取器等で機械的に読み取って、その半導体基板ノ
ーの各位置Ｃ二おける良否判定結果を記憶装置から呼び
出しておき、ダイシングした後、その良否判定結果に基
づいて自動的に不良品を排除するものである。
従って、半導体基板１１の識別を自動的Ｃ二行なえるの
で、チップの不良品を自動機械（二で排除することがで
きる。
で、チップの不良品を自動機械（二で排除することがで
きる。
〔発明の効果〕
以上のよう（二この発明Ｃ二よれば、ダイソートテスト
時Ｃ二行なわれていたインクを付ける作業が廃止される
ため、インク１−関するトラブルが解消される。また、
半導体基板にキズをつけて記入する方法のようＣ；チッ
プにキズを付けてし・まう恐れは全くない、さらζ二、
半導体基板の識別を自動的（二行なうことができるので
、良品不良品のより分けを自動化することが可能となる
。
時Ｃ二行なわれていたインクを付ける作業が廃止される
ため、インク１−関するトラブルが解消される。また、
半導体基板にキズをつけて記入する方法のようＣ；チッ
プにキズを付けてし・まう恐れは全くない、さらζ二、
半導体基板の識別を自動的（二行なうことができるので
、良品不良品のより分けを自動化することが可能となる
。
さらに、Ｌ記のようなダイソートテストだけでなく、例
えば半導体基板のロット番号とウニへ一番号を自動的Ｃ
二読み取れることからプロセスパラメータ測定を機械化
することＣ二より、グロセスノｆラメータの自動測定が
可能となる。また、半導体基板に製品名も記入すれば、
半導体装置の製造工８＋二でその製品名を読み取ること
によりその製品Ｃ二対応するプロセス条件を自動的ｉ二
設定することも可能となるので、プロセスの自動化に寄
与することになる。
えば半導体基板のロット番号とウニへ一番号を自動的Ｃ
二読み取れることからプロセスパラメータ測定を機械化
することＣ二より、グロセスノｆラメータの自動測定が
可能となる。また、半導体基板に製品名も記入すれば、
半導体装置の製造工８＋二でその製品名を読み取ること
によりその製品Ｃ二対応するプロセス条件を自動的ｉ二
設定することも可能となるので、プロセスの自動化に寄
与することになる。
第１図はこの発明の一実施例（二係る識別番号を付した
半導体基板を説明する図、第２図はパー・コードによる
識別符号を付した半導体基板を説明する図である。 １）・・・半導体基板、１２・・・識別番号、１３・・
・オリエンティションフラット、１４・・・識別符号、
１５・・・ダイシングライン。 第１図 第２図 ４９−
半導体基板を説明する図、第２図はパー・コードによる
識別符号を付した半導体基板を説明する図である。 １）・・・半導体基板、１２・・・識別番号、１３・・
・オリエンティションフラット、１４・・・識別符号、
１５・・・ダイシングライン。 第１図 第２図 ４９−
Claims (1)
- 半尋体装慣のバターニング工程Ｃ二おいて、素子形成時
に使用される材料を用いて、不要部分にロット番号、不
良品等の識別記号をパターン形成するようにしたことを
特徴とする半導体基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57112958A JPS594009A (ja) | 1982-06-30 | 1982-06-30 | 半導体基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57112958A JPS594009A (ja) | 1982-06-30 | 1982-06-30 | 半導体基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS594009A true JPS594009A (ja) | 1984-01-10 |
Family
ID=14599788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57112958A Pending JPS594009A (ja) | 1982-06-30 | 1982-06-30 | 半導体基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS594009A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61263117A (ja) * | 1985-05-16 | 1986-11-21 | Rohm Co Ltd | 半導体装置製造用のマスク板 |
| US5698833A (en) * | 1996-04-15 | 1997-12-16 | United Parcel Service Of America, Inc. | Omnidirectional barcode locator |
-
1982
- 1982-06-30 JP JP57112958A patent/JPS594009A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61263117A (ja) * | 1985-05-16 | 1986-11-21 | Rohm Co Ltd | 半導体装置製造用のマスク板 |
| US5698833A (en) * | 1996-04-15 | 1997-12-16 | United Parcel Service Of America, Inc. | Omnidirectional barcode locator |
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