JPS5935050B2

JPS5935050B2 - マルチプレクサチャネル装置

Info

Publication number: JPS5935050B2
Application number: JP9721080A
Authority: JP
Inventors: 良行小林; 淳一木原
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1980-07-16
Filing date: 1980-07-16
Publication date: 1984-08-27
Also published as: JPS5723134A

Description

【発明の詳細な説明】本発明は情報処理システムにおける入出力装置−メモリ
間のデータ転送制御を行なうチャネル装置に係わり、特
にデータ転送を行なう入出力装置を入出力装置からの割
込みもしくはチャネル起動命令毎に切替えるマルチプレ
クサチャネル装置に関する。

従来、情報処理システムに用いられるマルチプレクサチ
ャネルは第１図に示すＣＰＵ（中央処理装置月１内のマ
イクロプログラム（μＰ）の中に組込まれ、実現されて
いた。

第２図は上記マイクロプログラム（μＰ）の処理シーケ
ンスを示したものである。図中のフェイズ０（ＰＨＯ）
で命◆フェッチ、解読を行なう。命◆解読の結果、アド
レス計算、オペランドフエツチの必要な命令タイプの場
合は、フェイズ１（ＰＨＩ）を通つて、フェイズ２（Ｐ
Ｈ２）の命令実行に入る。アドレス計算、オペランドフ
エツチを必要としない命令タイプの場合はＰＨＯからＰ
Ｈ２に入る。フェイズ２を抜ける時に、割込み要因があ
ればフェイズ３（ＰＨ３）に入り、各種割込みが判別さ
れ、処理される。割込み要因がなければＰＨＯに移る。
第３図はフェイズ３（ＰＨ３）における入出力バス１２
からの割込み処理（マルチプレクサチャネルとしての動
作）を示したものである。割込みをかけている入出力装
置１３の機器番号を調べた後（ＳＴ−Ａ）、メモリ１４
のチャネルコントロールブロックをフェッチし解読を行
なう。（ＳＴ−Ｂ）。チャネルコントロールブロック（
以下ＣＣＢと呼称する）は入出力動作の内容を記入した
ものであり、そのフオーマツトを第４図に示す。図中４
１はチヤネルコントロールワード（ＣＣＷ）であり、動
作の種別（リード、ライト等）、チェーン等の指定をす
るワードである。４２はデータ転送を行なうべきメモリ
の転送開始番地（スタートアドレＳス）である。

４３の転送バイト数はデータ転送の領域を指定し、コマ
ンドは入出力装置１３に送出するコマンドデータを指定
し、ターミナルキヤラクタはデータ転送に際してこの欄
で指定したデータと一致した場合、データ転送を終了さ
せる指定１である。

４４はＣＣＢの動作終了時にチヤネル（ＣＨ）と入出力
装置のアドレス（ＤＥＶ）とチヤネルおよび機器ステー
タスとが格納される欄であり、４５のチェーンアドレス
は、ＣＣＢの動作終了後、新ＣＣＢへチェーンする指定
（ＣＣＷｌ４ｌで指定）がある場合、新ＣＣＢの格納先
頭番地をこの欄で指定するためのものである〇さて、第
３図においてＣＣＢの解読（ＳＴ−Ｂ）が終ると、デー
タ転送を行ない（ＳＴ−Ｃ）、ＣＣＢ動作が終了したか
否かの判定（ＳＴ−Ｄ）、２即ちＣＣＢで指定したデー
タ領域の転送が終つたかあるいはターミナルキヤラクタ
、入力装置１３の異常を検出したかの判定を行ない、終
了していれば動作終了をプログラムに知らせるターミネ
ーシヨン処理（ＳＴ−Ｅ）に移る。

上記ＣＣＢ動作２が終了していなければ、フエイズ０（
ＰＨＯ）に行き次の命令の処理を行なう。第５図ａけ、
ＣＰＵｌｌのフエイズ還移と入出力装置の動作のタイミ
ングチヤートである。

出力動作を行なつているＩ／０−１の動作が終了した５
時点で割込みＡＴＮ−０がＣＰＵｌｌに入る。ＣＰＵｌ
ｌは命＋Ｉ３の実行後、ＰＨ３に入り、第３図の割込み
処理を行なう。Ｉ−０は第３図のデータ転送ＳＴ−Ｃを
示す。ＣＰＵｌｌとデータ転送が行なわれると、Ｉ／Ｏ
−１の出力動作が３開始され、終了した時点で割込みＡ
ＮＴ−２が入る。以下同様の動作が、ＣＣＢで指定した
転送バイト数分行なわれる。入力動作のＩ／Ｏ−２は、
オペレータがキーインしてデータ転送の準備ができると
割込みＡＴＮ−１をかける。ＣＰＵｌｌはぐ４の命令実
行後、割込み処理を行ない、データ転送１１−１を行な
う。この様にして入出力バス１２に接続されている入出
力装置１３を同時に動作させるマルチプレクサチヤ不ル
が実現される〇第５図ｂは同図ａに示される１２の割込
み処理でＣＣＢ動作終了の場合におけるタイミングチヤ
ートを示している。この際のターミネーシヨン処理ｂ１
は第５図ｃに示すターミネーシヨンキユーリストＣ２に
、動作の終了したＣＣＢアドレスを登録することである
。なお、図中Ｃ１はターミネーシヨンキユーリストの先
頭アドレスであり、ターミネーシヨンキユ一番号（第８
図の８３参照）毎にそれぞれメモリ１４上の固定番地に
定義されている。ＣＰＵｌｌのマイクロプログラムはＣ
ＣＢ動作が終了した場合、第５図ｄに示すプログラムス
テータスワード（ＰＳＷ）のキユ一登録許可ビツトＤ２
を調べ、このビツトがセツトしていれば、ターミネーシ
ヨンキユーリストポインタＣ，で指定されるターミネー
シヨンリストに動作の終了したＣＣＢアドレスを登録す
る。この時、チヤネルターミネーシヨン許可ビツトＤ３
がセツトしていればチヤネルターミネーシヨン割込みが
発生し、プログラムにチヤネル動作が終了したことを知
らせる。第５図ｄに示すプログラムステータスワード（
ＰＳＷ）のｄ１は外部割込みを許可するか禁止するかを
示す外部割込み許可ビツトであり、Ｄ４（ロケーシヨン
）は次に実行する命令の格納されているメモリの番地を
示す。外部割込み許可ビツトｄ１がセツトしていない場
合、入出力バス１０２からの割込みは無視されて、ＣＰ
Ｕｌｌは割込み処理に入らない。上述の説明から明らか
なように従来ではプログラムステータスワードの外部割
込み許可ビツトｄ１の状態により、入出力装置１３から
の割込みが待たされ、また、割込み処理のうち、ターミ
ネーシヨン処理ｂ１中は他の入出力装置の割込み処理が
待たされるという欠点があつた。

本発明は上記実情に鑑みなされたもので、ＣＰＵの割込
み処理中においても、又、ＣＰＵの割込み禁止中におい
てもデータ転送を可能にしたマルチプレクサチヤネル装
置を提供することを目的とするＯ以下図面を参照して本
発明の一実施例を説明する。

第６図はシステム構成を示すプロツク図であり、図中１
１１はＣＰＵｌｌｌ２は入出力バス（１／Ｏ−ＢＵＳ）
、１１３，１１３・・・・・・は入出力装置である。１
１４は主メモリ、１１５はメモリ制御装置である。

１１６は本発明で対象とするマルチプレクサチヤネル、
１１７は高速ＤＭＡ（ＤｉｒｅｃｔＭｅｍＯｒｙＡｃｃ
ｅｓｓ）バスであるＯ第７図は上記マルチプレクサチヤ
ネル１１６の構成を示すもので図中、２０１は高速ＤＭ
Ａバス１１７のデータが通る高速バスドライバ・レシー
バ回路、２０２は高速バス制御回路である。

２０３はＣＰＵｌｌｌにＣＣＢ動作終了を知らせるター
ミネーシヨンレジスタである。

２０４はメモリの読出しデータを保持するリードデータ
レジスタである。

２０５はメモリ１１４への書込みデータを保持するライ
トデータレジスタである。

２０６はデータ転送のメモリアドレスを保持するメモリ
アドレスレジスタである。

２０７はＣＰＵｌｌｌからのチヤネル起動命令によつて
チヤネルに通知されるＣＣＢ先頭アドレスを保持するＣ
ＣＢアドレスレジスタである。

２０８はＣＰＵｌｌｌからのチヤネル起動命令によりチ
ヤネルに通知されるチヤネル番号、機器番号を保持する
デバイスナンバレジスタである。

２０９は内部バスＡ（Ａ−ＢＵＳ）で、各レジスタ、Ｒ
ＡＭ等のデータが通るバスである。

２１０は入出力バス１１２に送出するデータを保持する
リードデータバツフアレジスタであり、マイクロコンピ
ユータ２２０が各レジスタ、ＲＡＭ等のデータを取込む
時のデータを保持するレジスタとしても用いられる。

２１１は入出力バス１１２からのデータを保持するライ
トデータバツフアレジスタであり、マイクロコンピユー
タ２２０からのデータを保持するレジスタとしても用い
られる。

２１２は転送バイト数を保持するカウンタであり、入出
力装置１１３とのデータ転送毎に減算される。

２１３はＲＡＭ（ランダムアクセスメモリ）であり、Ｃ
ＣＢｌ入出力データ等が記憶される。

２１４はＣＣＷレジスタであり、ＲＡＭ２ｌ３にストア
しているＣＣＷを保持する。

２１５はＣＣＷをデコードしてマイクロプログラムの実
行開始番地をマイクロプログラムカウンタ２１７に知ら
せるデコードＲＯＭである。

２１６はＲＯＭアドレスセレクタであり、マイクロプロ
グラムカウンタ２１７に分岐先をセレクトするゲートで
ある。

２１７はマイクロプログラムカウンタであり、次に実行
するマイクロプログラムのアドレスを保持する。

このカウンタ２１７はマイクロプログラムの実行毎に［
１」ずつインクリメントされ、分岐を伴なうマイクロ命
令の場合にはＲＯＭアドレスセレクタ２１６からのデー
タを保持する。２１８はマイクロプログラムが格納され
ているＲＯＭｌ２ｌ９はＲＯＭ２ｌ８からの読出しデー
タを保持するＲＯＭデータレジスタ２２０はマイクロコ
ンピユータ、２２１は入出力バス制御回路、２２２は内
部バスＡｌ２Ｏ９の制御回路、２２３はテスト（ＴＥＳ
Ｔ）条件判定回路である。

２２４は内部バスＢ（Ｂ−ＢＵＳ）でありマイクロコン
ピユータ２２０との入出力データ、入出力バス１１２の
入出力データ等が通る。

２２５は入出力バス１１２との間のデータの受渡しを行
なうための入出力バスドライバ・レシーバ回路である。

２２６は割込みをかけた機器番号を保持するレジスタ、
２２７はチヤネル起動命令により起動のかけられた機器
番号を保持するＳＩＯスタツク、２２８ＳＩ０スタツク
２２７の読出しデータを保持するスタツクレジスタであ
る。

上記レジスタ２２６，２２８の出力はＲＡＭ２ｌ３のア
ドレス情報となる。２２９は機器番号を保持し入出力バ
ス１１２に送出するためのアドレスレジスタであるＯこ
こで作用を説明する。

ＣＰＵｌｌｌがマルチプレクサチヤネル１１６を起動す
る場合、第４図のＣＣＢをメモリ１１４上に記した後、
第８図のスタートＩ／Ｏ命令（ＳＩＯ）を実行する。第
８図において、８１はＳＯ命令のフオーマツトで０Ｐは
命令コード、Ｒ１はゼネラルレジスタ指定、Ｎはサブコ
ードでありチヤネル動作を指定する。８２はＲ１レジス
タの内容であり、ここでチヤネル番号、機械番号を指定
する。

８３はＲ１＋１レジスタの内容であり、ターミネーシヨ
ンキユ一番号とＣＣＢアドレスを指定する。

ＣＰＵｌｌｌがスタートＩ／０命◆を実行すると、Ｒ１
（８２）Ｒ１＋１（８３）の内容がマルチプレクサチヤ
ネル１１６に送出される。以後のチヤネル動作を第７図
を参照して説明する。

スタートＩ／Ｏ命令によりＲ１レジスタ、Ｒ１＋１レジ
スタの内容は、高速バスドライバ・レシーバ回路２０１
を通つてデバイスナンバレジスタ２０８、ＣＣＢアドレ
スレジスタの０７に保持される。上記Ｒｌ，Ｒｌ＋１レ
ジスタの内容が上記レジスタ２０８，２０７に保持され
ると、高速バス制御回路２０２から内部バス制御回路２
２２に要求が伝達される。内部バス制御回路２２２が内
部バスＡ２Ｏ９の使用を許可すると、ＣＣＢアドレスレ
ジスタ２０８のデータはＲＡＭ２ｌ３へ、又、デバイス
ナンバレジスタ２０８のデータはＳＩＯスタツク２２７
に保持される。このＲＡＭ２ｌ３、ＳＩＯスタツク２２
７に上記データが保存されると、内部バス制御回路２２
２からＴＥＳＴ条件判定回路２２３へＳＩＯ受付の信号
が伝達される。而してＴＥＳＴ条件判定回路２２３はセ
レクタ２１６、カウンタ２１７を介してＲＯＭ２ｌ８か
らＳＩＯ受付けのテスト＆ブランチマイクロプログラム
を読出し実行する。そして、次にＲＯＭ２ｌ８から読出
されるマイクロプログラムによつてＳＩＯ命令の処理に
入る。以下ＳＩＯ命令処理の説明を行なう。

ＲＯＭ２ｌ８からのＳＩＯ命令を処理するマイクロプロ
グラムのマイクロ命令が順次読出され、先ずＲＯＭデー
タレジスタ２１９を介して内部バス制御回路２２２にＳ
ＩＯスタツク取出し指令が出されると、内部バス制御回
路２２２はＳＩＯスタツク２２７からスタツクレジスタ
２２８へ機器番号を転送する。この動作時に、内部バス
制御回路２２２は以後のＲＡＭ２ｌ３のアドレスとして
スタツクレジスタ２２８を選ぶように動作する。次にＲ
ＯＭ２ｌ８から、ＲＯＭ２ｌ３からＣＣＢアドレスを取
出し、メモリアドレスレジスタ２０６へセツトする指令
が同じく内部バス制御回路２２２へ出力され実行される
。然る後、ＲＯＭ２ｌ８から高速バス制御回路２０２へ
メモリリード指令が出される。メモリリード指令が出さ
れると高速バス制御回路２０２はメモリ制御装置１１５
へバス使用要求を出し、バス１１７の使用が許可される
とメモリアドレスレジスタ２０６のデータをメモリ制御
装置１１５に送る。メモリ制御装置１１５が動作して主
メモリ１１４からのメモリリードが終り、読出しデータ
をチヤネル１１６に送つて来ると、リードデータレジス
タ２０４にデータが保持される。そしてＲＯＭ２ｌ８か
ら内部バス制御回路２２２にストア命令が出力されリー
ドデータレジスタ２０４のデータがＲＯＭ２ｌ３に保存
される。これにより、主メモリ１１４内のＣＣＢがチヤ
ネル１１６内のＲＯＭ２ｌ３に取込まれる。そして、上
述の動作が繰り返されてＣＣＢの取出しが終ると、内部
バス制御回路２２２はＲＯＭ２ｌ８からのマイクロ命令
によりＲＡＭ２ｌ３に格納したＣＣＷレジスタ２１４に
取出す。ＣＣＷレジスタ２１４の出力はデコードＲＯＭ
２ｌ５のアドレス信号になつており、デコードＲＯＭ２
ｌ５によりＣＣＷの解読が行なわれ、次に実行するマイ
クロプログラムのアドレスがＲＯＭアドレスセレクタ２
１６を通つてマイクロプログラムカウンタ２１７に入力
される。従つて、マイクロプログラムが分岐し、ＣＣＢ
を処理するマイクロプログラムのマイクロ命令がＲＯＭ
２ｌ８から順次読出される。以下ＣＣＷでライト（ＷＲ
ＩＴＥ）モードの指令がある時の動作を第９図の動作状
態図を参照して説明する。先ず入出力装置１１３とチヤ
ネル１１６とを接続するために、アドレスレジスタ２２
９に保持されている機器番号を入出力バス１１２に送出
する指＋（マイクロ命令）がＲＯＭ２ｌ８から読出され
ＲＯＭデータレジスタ２１９を介して入出力バス制御回
路２２１に出力される。入出力バス制御回路２２１は入
出力バス１１２に機器番号を送出した後、バスの情報が
機器番号であることを示す第９図のアドレス信号ＣＡＤ
ＲＬＯ（９−１）を入出力バス１１２に送出する。なお
（ニ）内の数字は第９図との対応関係を示す。入出力バ
ス１１２に接続されている入出力装置１１３は、入出力
バス１１２上に送出された機器番号情報と自装置に固有
の番号とを比較し、一致がとれると図示せぬアドレスフ
リツプフロツプをセツトする。なお、詳述はしないが、
一般に入出力装置が、チヤンネルより送られた機器番号
情報が自装置固有の番号に一致するか否かを比較する比
較回路と、一致時にセツトされるアドレスフリツプフロ
ツプとを備えていることは周知のことである。そして、
機器番号の一致のとれた入出力装置（１／Ｏ）から信号
ＣＳＹＮＬＯ（９−２）が返つてくると、入出力バス制
御回路２２１は機器番号と信号ＣＡＤＲＬＯ（９−１）
の送出を止める。信号ＣＡＤＲＬＯ（９−１）の送出が
停止されると、すなわち信号ＣＡＤＲＬＯ（９−１）が
アクテイブ状態から非アクテイブ状態になると、入出力
装置側において信号ＣＳＹＮＬＯ（９−２）が非アクテ
イブ状態にされる。ところで、アドレスフリツプフロツ
プがセツトして、上述の信号状態になると、以後のデー
タ転送（授受）はアドレスフリツプフロツプがセツトし
ている入出力装置とのみ行なわれる。

すなわち、アドレスフリツプフロツプがセツトされるこ
とに力つて、チヤネル一入出力装置間の接続（以下、入
出力装置接続と称する）が行なわれたことになる。いい
かえれば入出力装置接続とは入出力装置内のアドレスフ
リツプフロツプをセツトすることを意味する。入出力装
置接続が完了するとＲＯＭ２ｌ８から読出されるマイク
ロ命令により内部バス制御回路２２２はＲＡＭ２ｌ３に
保存している当該機器番号に対応するＣＣＢ内のスター
トアドレス６２をメモリアドレスレジスタ２０６にセツ
トする。次に転送バイト数６３をカウンタ２１２にセツ
トし、然る後、ＲＡＭ２ｌ３に読み込んでいるデータを
リードデータバツフアレジスタ２１０にセツトする。こ
れによつてデータ転送準備が完了する。そして入出力バ
ス制御回路２２１は次にＲＯＭ２ｌ８から出力されるマ
イクロ命令を解読し、ステータスリクエスト信号ＣＳＲ
ＱＬＯ（９一３）を入出力バス１１２に送出し、接続状
態にある入出力装置１１３のステータスデータを取込む
。入出力バス制御回路２２１はステータスをチエツクし
異常がなければリードデータバツフア２１０のデータを
入出力バス１１２を介して入出力装置１１３へ送出する
。次に入出力バス制御回路２２１が入出力装置１１３か
らデータを受取つた事を示す信号ＣＳＹＮＬＯ（９−２
）を受信すると、内部バス制御回路２２２によつてカウ
ンタ２１２が「１」減算され、メモリアドレスレジスタ
２０６が［１」インクリメントさ瓢再びＲＡＭ２ｌ３に
保存される。通常高速ＤＭＡバス１１７は入出力バス１
１２のデータ幅のｎ倍で構成されるから転送バイト数６
３がｎの整数倍にメモリ１１４からの読出しが行なわれ
、ＲＡＭ２ｌ３に保存される。入出力装置１１３が出力
動作を終了すると、割込みをチヤネル１１６にかける。

割込みを受付けると、承認信号ＣＡＣＫＬＯ（９−６）
が入出力バス制御回路２２１から入出力バス１１２を介
して割込みを発生した入出力装置１１３に送出される。
そして、前記入出力装置１１３から割込み機器番号が入
出力バス１１２、入出力バスドライバ、レバーバ回路２
２５を介して割込み機器番号レジスタ２２６にセツトさ
れる。入出力バス制御回路２２１が信号ＣＡＣＫＬＯ（
９−６）を出すと以後のＲＡＭ２ｌ３のアドレスは割込
み機器番号レジスタ２２６が選ばれる。ＳＩＯ命令の時
と同様にＲＡＭ２ｌ３のＣＯＷがＣＯＷレジスタ２１４
に読出され、以後同様のシーケンスでデータ転送が行な
われる。尚、アドレスレジスタ２２９へのデータセツト
は、ＣＣＷをＲＡＭ２ｌ３から取出す時に行なわれる。
以後人出力装置１１３からの割込みがある毎に同様の動
作が行なわれ、カウンタ２１２の内容が「０」になつた
時点で、動作の終了状態、即ち転送終了時のメモリアド
レス６２、転送バイト数６３、チヤネルステータス、機
器ステータス６４等がメモリ１１４に格納される。以上
の動作の後、マイクロプログラム制御により、第８図に
示す８３のＣＣＢアドレスとターミネーシヨンキユ一番
号をＲＡＭ２ｌ３から取出し、内部バスＡ（Ａ−ＢＵＳ
）２０９を介してターミネーシヨンレジスタ２０３にセ
ツトした後、高速バス制御回路２０２からＣＰＵｌｌｌ
に割込みをかける。ＣＰＵｌｌｌが割込みを受付けると
ターミネーシヨンレジスタ２０３の上記データをＣＰＵ
ｌｌｌに転送する。ＣＰＵｌｌｌはこのチヤネル１１６
より送られてきた上記データを主メモリ１１４に設けら
れるターミネーシヨンキユーリスト（第５図ｃ参照）に
登録し、ターミネーシヨン割込みを発生する。この時Ｃ
ＰＵｌｌｌがチヤネル１１６からの割込みを何時受付け
るかは前記プログラムステータスワード（第５図ｄ）の
伏態による。ここでターミネーシヨンレジスタ２０３が
ない場合、チヤネルは上記ターミネーシヨン割込みが受
付けられるまで、他の入出力制御装置からの入出力割込
みを処理することができない（即ち、ＣＣＢアドレスお
よびターミネーシヨンキユ一番号を高速ＤＭＡバス１１
７に送出するレジスタはライトデータレジスタ２０５の
みであるため）。一方、本実施例においては、ＣＣＢ動
作終了時にＣＰＵｌｌｌに対し割込みをかけると、チセ
ネル１１６は他の入出力装置１１３からの割込みを調べ
、もし割込みがあれば前述のデータ転送動作を行なう。
次に他の入出力装置からの割込みによるデータ転送のた
めにＣＰＵｌｌｌへ割込みを発生する時に、上記ターミ
ネーシヨンレジスタ２０３のデータがＣＰＵｌｌｌに転
送されたか否かの判断をマイクロプログラムが行なう。
ここでターミネーシヨンレジスタ２０３にセツトした上
記データが転送されていなければ、ＲＡＭ２ｌ３のワ一
キングエリアに割込みをかける機器番号を保存して再び
他の入出力装置のデータ転送処理に移る。又、ターミネ
ーシヨンレジスタ２０３にセツトした上記データが転送
されていれば、他の入出力装置のデータ転送終了時ター
ミネーシヨンレジスタ２０３に前述の様に割込みパラメ
ータをセツトし割込みをかける。割込みをかける機器の
番号がＲＡＭ２ｌ３のワーキングエリアにある場合、Ｃ
ＣＢ動作終了時にＲＡＭ２ｌ３から機器番号が読出され
、そのターミネーシヨンキ一番号とＣＣＢアドレスがＣ
ＰＵｌｌｌに転送される。以上詳述したように本発明の
マルチプレクサチヤネル装置によれば、ＣＰＵへの割込
み動作とメモリー入出力装置間のデータ転送制御を並行
して実行できるため、スループツトが上がり、効率の良
いデータ処理動作が確保できる。

又、ＣＰＵのプログラムステータスワード操作による割
込み禁止時間中においても、メモリー入出力装置間のデ
ータ転送を行なうことができるため、処理速度を向上で
きる。更に、割込みが直接ターミネーシヨン割込みとな
るため、ＣＰＵの割込み処理時間を短縮化できる。

【図面の簡単な説明】

第１図は従来のマルチプレクサチヤネルを説明するため
のプロツク図、第２図は上記第１図の構成におけるマイ
クロプログラムの処理シーケンスを示す図、第３図は上
記第２図に示すフエイズ３の処理フローを示す図、第４
図はチヤネルコントロールプロツクを示す図、第５図ａ
は従来のＣＰＵフエイズ遷移と入出力装置の動作を示す
図、第５図ｂは同図ａに示す１１２の割込み処理でＣＣ
Ｂ動作が終了する場合のＣＰＵフエイズ遷移を示す図、
第５図Ｃはターミネーシヨンキユーリストを示す図、第
５図ｄはプログラムステータスワードを示す図、第６図
は本発明の一実施例を示すシステムプロツク図、第７図
は上記実施例におけるマルチプレクサチヤネル装置の構
成を示すプロツク図、第８図は上記実施例におけるスタ
ートＩ／０命令のフオーマツト図、第９図は上記実施例
におけるチヤネル一入出力装置間の動作状態例を示す図
、第１０図は上記実施例における入出力装置の入出力イ
ンターフエイス回路例を示す回路プロツク図である。１１１・・・・・・ＣＰＵｌｌｌ２・・・・・・入出力
バス、１１３・・・・・・入出力装置、１１４・・・・
・・主メモリ、１１５・・・・・・メモリ制御装置、１
１６・・・・・・マルチプレクサチヤネル、１１７・・
・・・・ＤＭＡバス、２０１・・・・・・高速バスドラ
イバレシーバ回路、２０２・・・・・・高速バス制御回
路、２０３・・・・・・ターミネーシヨンレジスタ、２
０４・・・・・・リードデータレジスタ、２０５・・・
・・・ライトデータレジスタ、２０６・・・・・・メモ
リアドレスレジスタ、２０７・・・・・・ＣＣＢアドレ
スレジスタ、２０８・・・・・・デイバイスナンバレジ
スタ、２０９，２２４・・・・・・内部バス、２１０・
・・・・・リードデータバツフアレジスタ、２１１・・
・・・・ライトデータバツフアレジスタ、２１２・・・
・・・カウンタ、２１３・・・・・−ＲＡＭｌ２ｌ４・
・・・・・ＣＣＷレジスタ、２１５・・・・・・デコー
ドＲＯＭｌ２ｌ６・・・・・・ＲＯＭアドレスセレクタ
、２１７・・・・・・マイクロプログラムカウンタ、２
１８・・・・・・ＲＯＭｌ２ｌ９・・・・・・ＲＯＭデ
ータレジスタ、２２０・・・・・・マイクロコンピユー
タ、２２１・・・・・・入出力バス制御回路、２２２・
・・・・・内部バスＡ制御回路、２２３・・・・・・Ｔ
ＥＳＴ条件判定回路、２２５・・・・・・入出力バスド
ライバレシーバ回路、２２６・・・・・・割込み機器番
号レジスタ、２２７・・・・・・ＳＩＯスタツク、２２
８・・・・・・スタツクレジスタ、２２９・・・・・・
アドレスレジスタ。

Claims

【特許請求の範囲】

１上位装置からのチャネル起動命令により通知される
ＣＣＢアドレス、ターミネーションキー番号および入出
力装置の機器番号を保持する手段と、チャネル内をマイ
クロプログラム制御するマイクロプログラム制御部と、
前記チャネル起動命令を実行する前記マイクロプログラ
ムにより前記ＣＣＢアドレスに基づき主メモリからＣＣ
Ｂを読取る手段と、この手段で読取つたＣＣＢおよび前
記ＣＣＢアドレス、ターミネーションキュー番号を格納
する記憶装置と、前記主メモリと入出力装置との間のデ
ータ転送を制御するマイクロプログラムにより前記記憶
装置からの前記ＣＣＢを用いた前記データ転送を実行す
る手段と、前記データ転送終了時のマイクロプログラム
によりＣＰＵへ直接ターミネーション割込みをかけ前記
記憶装置からの前記ターミネーションキュー番号および
ＣＣＢアドレスを専用のレジスタを介して前記ＣＰＵへ
転送する手段とを有し、前記ＣＰＵに対する前記割込み
が発生されている間も他の入出力機器からチャネルに対
する割込み、又は前記ＣＰＵからの前記チャネル起動命
令が受付けられることを特徴とするマルチプレクサチャ
ネル装置。