JPS5930298B2 - デ−タ伝送方式 - Google Patents

Description

【発明の詳細な説明】 この発明はデータ伝送方式に関し、特に中央処理装置と
端末装置間あるいは複数の端末装置間でデータ伝送する
場合において、データ伝送をダイレクト・メモリ・アク
セス（以下ＤＭＡと略称する）方式により、データ送受
信中における演算処理装置の負担を軽減させながらデー
タ伝送するようにしたデータ伝送方式に関する。

従来、中央処理装置（コンピュータ）から端末装置へデ
ータを送信したり、あるいは端末装置から中央処理装置
へデータを転送する場合、データフレームの読取りはデ
ータの各キャラクタごとに割込みをかけて行つているた
め、演算処理装置はデータフレームの読取中において受
信のために専有された状態となり、その間、演算処理装
置が他の動作を行うことができず、端末装置に含まれる
演算処理装置の使用効率が低下する欠点があつた。

そこで、最近では、ＤＭＡ方式を用いることにより、中
央処理装置と端末の演算処理装置との間のデータ送受信
において、ＤＭＡ制御回路が演算処理装置に代わつてデ
ータを送受信することにより、演算処理装置の負担を軽
減させたり、他の作業をさせるようにしていた。この場
合、データ伝送エラーが生じたときの処理を迅速かつ容
易に行うために、ＤＭＡ制御回路はデータの伝送開始時
から予めデータを伝送するのに要する一定時間をタイマ
で設定しておき、タイマの一定時間経過後に伝送される
データをエラーとみなして処理していた。ところが、こ
のようにＤＭＡ制御回路でタイマを用いて行うのは、デ
ータのキヤラクタ数が固定長さの場合は何ら問題ないが
、データのキヤラクタ数が可変長の場合はエラー検出で
きないか、または固定されているキヤラクタ数以下の数
で伝送する場合迅速にエラー検出できない欠点があつた
。そこで、本件出願人は本件出願に先立ち、データのキ
ヤラクタ数が可変長の場合であつてもエラー処理を容易
に行う目的で、１フレームのデータの前後にフラグを付
加し、フラグを検知することによりデータ長さを検出す
るデータ伝送方式を提案した。ところが、この発明の背
景となる１フレームのデータの前後にフラグを付加して
データ伝送する方式は、データを伝送する側では１フレ
ームのデータにフラグを付加する必要があり、フラグ付
加回路を必要とし、回路構成が複雑となる問題点に遭遇
する。また、受信側では、フラグを検知する回路が必要
となり、回路構成が複雑となる問題点に遭遇する。また
、１フレームの前後にフラグを付加しているため、フラ
グの伝送に要する時間だけロスとなり、伝送効率が低下
する問題点に遭遇する。それゆえに、この発明は、フラ
グ等の無駄なデータを伝送することなく、可変長のデー
タを簡単な構成で伝送でき、データの伝送効率の向上が
図れ、データ伝送時間を短縮できるようにした、新規な
データ伝送方式を提供することを目的とする。

この発明を要約すれば、データ伝送する際に開始フラグ
や終了フラグ等のフラグを用いることなく、１フレーム
データの先頭（第１）キヤラクタに１フレームデータの
キヤラクタ数を表わすデータを配置したデータフオーマ
ツトで伝送し、受信側では１フレームデータの先頭キヤ
ラクタを受信したとき該先頭キヤラクタで表わされるキ
ヤラクタ数を読取つてＤＭＡ制御回路を制御することに
より、データ伝送するようにしたデータ伝送方式．であ
る。以下に、図面を参照してこの発明の具体的な実施例
について説明する。

第１図はこの発明の一実施例のプロツク図である。

構成において、中央処理装置１は送信データをビツト直
列で伝送する送信ライン２と受信データをビツト直列で
受信する受信ライン３とを介して複数の端末装置１０Ａ
〜１０Ｎに接続される。各端末装置１０Ａ〜１０Ｎは、
中央処理装置１から送信されたデータを増幅するレシー
バ１１Ｒと、端末装置から送信するデータを増幅するド
ライバ１１Ｔと、レシーバ１１Ｒを介して送信された直
列データを並列データに変換しかつ並列データを直列デ
ータに変換してドライバ１１Ｔに与える直並列変換回路
１２と、演算処理手段の一例のマイクロプロセツサ（以
下ＣＰＵ）１３と、タイマ１４と、ダイレクト・メモリ
・アクセス制御回路（ＤＭＡ制御回路）１５と、メモリ
１６と、ゲート１７とから構成される。そして、直並列
変換回路１２とＣＰＵｌ３、ＤＭＡ制御回路１５、メモ
リ１６との間をアドレスバス１８Ａ、コントロールバス
１８Ｃ、データバス１８Ｄを介して接続する。なお、図
示では端末装置１０Ａのみを詳細に示し、その他の端末
装置１０Ｂないし１０Ｎは省略して示すが、１０Ａと同
様に構成されるものとする。

前記ＣＰＵｌ３は、アドレスをストアするレジスタ１３
１を含む。

前記ＤＭＡ制御回路１５は、メモリ１６の先頭アドレス
を記憶するアドレスレジスタ１５１と、語長レジスタ１
５２とを含み、それぞれＣＰＵｌ３によつて予め設定さ
れるものとする。なお、図中において、ＲＲＤＹ信号は
１キヤラクタを受信したとき導出される受信可能状態を
表わす信号を示し、ＴＲＤＹは送信可能状態を表わす信
号を示し、ＩＮＴは割込信号を示し、ＨＯＬＤはホール
ド信号を示し、ＨＬＤＡはホールドアクノロジ（すなわ
ちＣＰＵｌ３がバス１８Ａ，１８Ｃ，１８Ｄの専有権を
ＤＭＡ制御回路１５に移したことを表わす信号）を示し
、ＤＡＣＫはＤＭＡのアクノロジ（すなわちＤＭＡ制御
回路１５が直並列変換回路１２に動作指令する信号）を
示すものとする。

第２図はこの発明によつてデータ伝送される１フレーム
データのフオーマツトを図解的に示した図であり、特に
ａは中央処理装置１から端末装置１０Ａへデータを伝送
する場合の１フレームのフオーマツトを示し、ｂは端末
装置１０Ａから中央処理装置１へデータを伝送する場合
の１フレームデータのフオーマツトを示す。

ａを参照して、中央処理装置１から端末装置１０Ａへ伝
送される１フレームデータを詳細に説明すると、１フレ
ームデータの先頭（第１）キヤラクタは１フレームで伝
送するキヤラクタ数すなわち語長を配し、第２キヤラク
タはデータ伝送すべき端末装置の番号を指定する端末コ
ードを配し、第３キヤラクタは最初のコマンド（命令語
）を配し、第４キヤラクタ以後の或るキヤラクタ数で第
３キヤラクタで表わされるコマンド（ＣＭＤ）に対する
データを表わし、データキヤラクタに後続して次のコマ
ンドとの間を区別するためのセパレータコード（通常使
用されないコードであつて区切を表わすコード；例えば
コード「０１１１１１１０」の７Ｅ）を配し、以後同様
にして、コマンドとコマンドに対応するデータとセパレ
ータコードとを繰返して配列し、最後のコマンドに対応
するデータの後の最終キヤラクタは検査コード（ＢＣＣ
）を付加することによつて、１フレームデータとする。

なお、検査コードは、例えばパリテイチエツクあるいは
ＣＲＣチエツク等のコードが付加される。このように、
１フレームデータの先頭キヤラクタに語長を配置して伝
送データの１フレームを構成することにより、受信側で
は先頭キヤラクタの語長を読取つて１フレームデータの
キヤヤクタ数を容易に知ることができ、そのキヤラクタ
数に基いて当該キヤラクタ数を伝送するのに要する時間
だけ経過したのち、伝送されるデータはエラーと判断し
、データ伝送エラーが生じたとき迅速に対処できる利点
がある。

また、コマンドとコマンドに対応するデータを一体とし
、その後にセパレータコードを配することにより、複数
のコマンドおよびそのデータを１フレームで伝送できる
利点もある。ｂを参照して、端末装置１０Ａから中央処
理装置１へデータ伝送したり、割込原因を伝送する場合
のデータフオーマツトを説明する。

１フレームの先頭キヤラクタ（第１キヤラクタ）に１フ
レームの語長（すなわちキヤラクタ数）を配し、第２キ
ヤラクタにデータ伝送する端末装置の番号を表わす端末
コードを配し、第３キヤラクタ以後の数キヤラクタで割
込原因を表わすコードを配し、割込原因を表わすコード
に後続する或るキヤラクタ数をデータとし、最終キヤラ
クタに検査コードを配して、１フレームデータとする。

第３図はこの発明のデータ伝送方式の動作を説明するた
めのタイムチヤートであり、特にａは受信データを示し
、ｂはＣＰＵｌ３の動作期間を示し、Ｃは割込信号を示
し、・ｄはＤＭＡ読取動作期間を示し、ｅはタイマ１４
の動作状態を示し、ｆは上記ａないしｅのタイムチヤー
トにおける１バイトの拡大波形を示す。

第４図は前記メモリ１６の記憶領域（番地）別のデータ
記憶内容を図解的に示した図であり、各番地を左側に示
す。

このメモリ１６は、低次の番地（図示ではＯ〜９９）が
伝送されたデータを一時記憶するためのバツフアエリア
として用いられ、０番地（図示では番地をＡＤＲで示す
）で１回目の割込信号があつたときに語長を１として記
憶し、１番地で１フレームデータの先頭キヤラクタに配
置されでいる１フレームデータの語長を表わすデータを
記憶し、２番地で端末コードを記憶し、３番地で最初の
コマンドを記憶し、第４番地でコマンド１のデータを記
憶し、第５番地でセパレータコード７Ｅを記憶し、第６
番地で第２コマンドを記憶し、７番地、８番地の２番地
で第２コマンドのデータを記憶し、９番地でセパレータ
コード７Ｅを記憶し、Ａ番地で第３のコマンドを記憶し
、以後の数番地で第３のコマンドのデータを記憶し、以
後同様にして受信データの各コマンドとデータとセパレ
ータコードとを記憶する。このように、セパレータコー
ドも合わせて記憶することにより、例えばあるコマンド
のデータが複数番地で割当てられているにも拘わらず、
割当てられた番地数だけ必要でなければデータフオーマ
ツトを変えることなく必要でない番地に記憶すべきキヤ
ラクタのデータとしてセパレータコードを伝送すること
により、データ伝送制御のためのプログラムを可変する
必要がないという利点がある。また、メモリ１６の高次
の番地（例えば１００番地以上）は、伝送されたフレー
ム中のコマンドのコードが順次格納されるコマンド格納
スタツク（図示では１０１番地ないし１０３番地）と、
コマンド格納スタツクのどの番地までコマンドコードが
格納されているかを記憶するスタツクポインタ（図示で
は１００番地）と、各コマンド別にデータを記憶するよ
うに定められたデータ格納アドレスの先頭番地を記憶す
るコマンド別データ格納アドレス表と、コマンド別のデ
ータを記憶する記憶領域とから成る。第５図はこの発明
の特徴となるデータ伝送方式の動作を説明するためのフ
ローチヤートであり、特にＣＰＵｌ３が割込処理する場
合（すなわち割込モード）のフローチヤートを示す。次
に、第１図ないし第５図を参照して、この発明の具体的
な動作について説明する。

まず、第３図を参照してＤＭＡ制御回路１５がＣＰＵｌ
３に割込をかけるまでの動作（すなわち初期設定動作）
を説明する。

ＣＰＵｌ３は、予めＤＭＡ制御回路１５を初期設定する
。この初期設定は、レジスタ１５２に数値１を設定して
１フレームデータの１キヤラタタのみ受信可能とし、レ
ジスタ１５１に数値１を設定して以後伝送される１フレ
ームデータを記憶するメモリ１６の先頭番地を１番地に
指定する。続いて、ＣＰＵｌ３は直並列変換回路１２に
指令信号を与えて該直並列変換回路１２を受信モードに
セツトし、以後データが伝送されるのを待機する。そし
て、中央処理装置１から第２図ａに示す１フレームのデ
ータが送信されると、直並列変換回路１２は１キヤラク
タ（先頭キヤラクタ）を受信してＲＲＤＹ信号を導出し
、０Ｒゲート１７を介してＤＭＡ制御回路１５に与える
。応じて、ＤＭＡ制御回路１５は１キヤラクタのデータ
を受信したことに基づいて、ＣＰＵｌ３にＨＯＬＤ信号
を与える。これに応じて、ＣＰＵｌ３はＨＬＤＡ信号を
ＤＭＡ制御回路１５に与えて、各バス１８Ａ，１８Ｃ，
１８Ｄの専有権をＤＭＡ制御回路１５へ移す。これによ
つてＤＭＡ制御回路１５はＤＡＣＫ信号を導出して直並
列変換回路１２に与える。応じて、直並列変換回路１２
は受信した先頭キヤラクタのデータ（語長）をデータバ
スを介してレジスタ１５１で指定されるメモリ１６の１
番地に与えて書込ませる。これによつて、メモリ１６の
１番地には、１フレームデータの語長（すなわちキヤラ
クタ数）が書込まれたことになる。続いて、ＤＭＡ制御
回路１５はレジスタ１５１の内容を１だけ増加させる。
これによりレジスタ１５１の内容は２となり、メモリ１
６の指定アドレスが２番地となる。これと同時に、ＤＭ
Ａ制御回路１５はレジスタ１５２の内容（数値１）から
１だけ減算し、これによつてレジスタ１５２の値がＯと
なるため、語長を表わす先頭キヤラクタの受信後、ＣＰ
Ｕに割込をかける。応じて、ＣＰＵｌ３は割込処理のフ
ローチヤート（第５図参照）へ進む。ＣＰＵｌ３はタイ
マ１４をりセツトした後、受信エラーのないことを判定
すると、メモリ１６の１番地の内容（１フレームの語長
）が０か否かを判定する。

最初の割込信号が与えられたときは、１番地の内容がＯ
でないため、メモリ１６の１番地に書込まれている受信
データの語長を桁数としてレジスタ１５２に再設定した
後、メモリ１６の１番地の内容を０番地へ転送すること
により、１番地をＯとする。これは、ＤＭＡ制御回路１
５がＣＰＵｌ３に割込をかける回数が１回目か２回目か
を区別することにより、割込信号のあつたときに受信デ
ータの伝送された開始時の割込かあるいは受信データの
伝送終了時の割込かを識別するためである。続いて、Ｃ
ＰＵｌ３は語長を時間に換算し、その換算時間をタイマ
１４にセツトすることにより、１フレームデータのデー
タ伝送に要する時間をタイマ１４にセツトさせる。この
語長を時間に換算する方法としては、次式の計算を行う
ことによつて達成される。ただし、ａは１バイトのデー
タを伝送するのに要する時間（Ｍｓｅｃ）を表わし、α
は補償時間を表わす。

このようにして、１フレームデータの語長（キヤラクタ
数）を読込むことにより、タイマを語長に相関する時間
に可変設定することにより、エラー処理の対処を迅速に
行える利点がある。そして、ＣＰＵｌＯはリターンし、
他の動作を行う。その後、１フレームデータが中央処理
装置１からキヤラクタ順次にビツト直列で伝送されると
、直並列変換回路１２は各キヤラクタデータをデータバ
ス１８Ｄに載せる。このとき、ＤＭＡ制御回路１５はア
ドレスバス１８Ａを介して時分割的にメモリ１６のバツ
フアメモリの番地を１番地ずつ歩進させて、指定した番
地へ直並列変換回路で並列データに変換された送信デー
タのキヤラクタのデータを順次記憶させる。そして、１
キヤラクタを読込むごとに、ＤＭＡ制御回路１５はレジ
スタ１５２の内容から１ずつ減算して残余のキヤラクタ
数を計数記憶させるとともに、レジスタ１５１の内容に
１ずつ加算してメモリ１６の指定番地を歩進させる。レ
ジスタ１５２の内容が０になる（すなわち１フレームデ
ータの最終キヤラクタを表わす検査コードを受信する）
と、ＤＭＡ制御回路１５は再び割込信号１ＮＴをＣＰＵ
ｌ３に与えて割込をかける。このようにして、ＤＭＡ制
御回路１５は１フレーム分のデータをメモリ１６のバツ
フアエリアの各番地へ書込制御する。なお、このときＣ
ＰＵｌ３はデータ伝送に何ら関与せず、図示しないが関
連的に設けられる端末装置の制御などを行うことにより
、ＣＰＵ独自の制御を達成する。

前述のごとくして、ＤＭＡ制御回路１５が２回目の割込
信号をかけると、ＣＰＵｌ３はタイマ１４をりセツトさ
せ、メモｌ月６の１番地の内容を読込み０か否かを判定
する。

このとき、メモリ１６の１番地には、ＤＭＡ制御回路１
５が１回目の割込信号をかけた時点でＯが書込まれてい
るため、２回目の割込信号であることを判定し以下の動
作へ進む。すなわち、ＣＰＵｌ３はＤＭＡ制御回路１５
のレジスタ１５２に数値１を設定しかつレジスタ１５１
に数値１を設定してＤＭＡ制御回路１５を再セツト（す
なわち初期設定）するとともに、タイマ１４をりセツト
する。その後、検査コード（ＢＣＣ）のコードに基づい
てエラーチエツク（パリテイーチエツクまたはＣＲＣチ
エツク）を行い、１フレームのデータ伝送におけるエラ
ーが生じたか否かを判定する。このとき、エラーでなけ
ればレジスタ１３１に数値２を設定しかつメモリ１６の
第０番地の内容から１を減算（すなわち語長−１）する
。そして、メモリ１６の第２番地に記憶されている端末
コードが自己の端末コードか否かを判定し、自己の端末
コードであれば第６図に示すフローチヤートへ進む。こ
のとき、自己の端末コードでなければ、元の動作へ復帰
する。一方、受信エラーが生じた場合、ＣＰＵｌ３はメ
モリ１６のバツフアエリアに一旦記憶されている１フレ
ームデータをりセツト（すなわちエラーリセット）させ
、レジスタ１５２に桁数１を設定してＤＭＡ制御回路１
５を再セツトしたのち、エラー後の処理を行う。このエ
ラー後の処理としては、中央処理装置１へ１フレームデ
ータの再送を要求し、また再送回数を計数しておき、所
定の回数を越えても受信エラーが生じれば警報を発する
。なお、データ伝送エラー（送信エラーまたは受信エラ
ー）が生じると、ＣＰＵｌ３をエラー処理動作させる必
要がある。そこで、ＣＰＵｌ３はＤＭＡ制御回路１５か
らの割込信号によりタイマ１４をりセツトすることなく
、タイマ１４が語長に相当する時間よりもα時間だけ遅
れてタイムアツプ出力を導出すると、適宜のエラー処理
（再送または所定回数再送してもエラーの場合は警報発
生等）を行う。第６図は１フレームデータで複数のコマ
ンドを伝送する場合においてコマンド処理するためのフ
ローチヤートを示す。

次に、第１図〜第４図および第６図を参照して、前述の
ごとくデータ伝送された１フレームが自己の端末装置の
ためのフレームである場合において、端末装置がデータ
処理する場合の動作を説明する。

１フレームデータの第２キヤラクタの端末コードカ相己
の端末コードと一致する場合、ＣＰＵｌ３は先にレジス
タ１３１へ設定されたメモリ１６の指定番地（２番地）
に１を加えてアドレスを歩進させ、かつメモＩ川６のＯ
番地に記憶されている１フレームデータの語長（以下桁
数）から１を減算してデータ伝送された１フレームデー
タのうち以下に処理するべき残存キヤラクタ数をメモリ
１６のＯ番地（ＡＤＲＯ）に記憶させる。

そして、ＣＰＵｌ３はＡＤＲＯにストアされている桁数
が零（０）か否かを判定し、零でなければレジスタ１３
１の内容によつて指定されるメモリ１６の番地（最初は
３番地）のデータがセパレータコード「７Ｅ」か否かを
判定する。このとき、メモｌ月６の３番地に記憶されて
いるデータが第１のコマンドデータ（例えばブザー鳴動
命令）であるため、「７Ｅ」でないことを判定し、メモ
リ１６のコマンド格納スタツクの１０１番地にコマンド
１（ＣＭＤｌ）のコード「Ｏ１」を格納し、スタツクポ
インタ（１００番地）の内容を「１０Ｕにする。そして
、メモリの指定アドレスを歩進させ（このときＡＤＲ４
）かつ桁数を１だけ減算し、再び桁数が零か否かを判定
する。桁数が零でなければ、ＣＰＵｌ３はコマンドの種
類に対応するメモリ１６のコマンド別データ格納アドレ
ス表に基づいて、コマンド１の命令に基づいて動作すべ
きデータを記憶している格納アドレスを算出する。この
コマンド別の格納アドレスの算出は、例えばレジスタ１
３２にコマンド１のデータを記憶している番地（２００
番地）を設定する。続いて、ＣＰＵｌ３はレジスタ１３
１で指定される番地のバツフアエリアのコマンド１に対
応するデータ（第４図では４番地のデータを示す）をレ
ジスタ１３２で指定される番地の格納エリア（例えば２
００番地）へ転送する。そののち、レジスタ１３１のア
ドレスを１だけ歩進しかつメモリ１６のＯ番地に記憶さ
れている桁数を１だけ減算する。さらに、ＣＰＵｌ３は
、予め、コマンド１の最大桁数を１２１番地へ１バイト
で記憶させ、コマンド２の最大桁数を１２２番地へ２バ
イトで記憶させ、同様にして各コマンド３・・・の最大
桁数を１２３番地以後の番地へ記憶させているため、各
コマンドを読取つたときに、当該コマンドに対応する最
大桁数を最大桁数レジスタ（１２０番地）へ格納し、最
大桁数に格納されている内容を１ずつ減算して、最大桁
数レジスタが零になるまで繰り返す。このようにして、
コマンド１のデータがバツフアエリアから格納エリア−
転送完了したか否かを判定することによつてメモリの破
壊を防止し、転送完了していなければ次のコードが７Ｅ
か否かを判定し、７Ｅでなければバツフアエリアの指定
番地を歩進しかつ桁数を１ずつ減算することによりコマ
ンド１のデータを順次格納エリア−転送し、それを繰乏
返す。そして、最大桁数レジスタの内容が零であること
を判定すると、ＣＰＵｌ３はいま指定しているバツフア
エリアの番地に記憶されているデータが「７Ｅ」か否か
を判定し、「７Ｅ」であれば何ら読取りを行うことなく
初期状態へ戻る。このとき、最大桁数レジスタの内容が
零であるにも拘わらず「７Ｅ」でなければ、読誤りであ
るため、１コマンド分だけとばす目的でアドレスを歩進
しかつ桁数を１だけ減算したのち、桁数が零か否かを判
定し、零でなければ指定されたアドレスの内容が「７Ｅ
」となるまで繰返し、７Ｅになれば初期状態へ戻る。ま
た、前述の最大桁数レジスタが零でないことを判定した
場合において、次の指定されたアドレスのデータが［７
Ｅ］であれば、１コマンドデータの予め設定されている
最大バイト数だけ伝送するデータがないことにより、最
大バイト数からデータ伝送◆こ要するバイト数を減算し
た残りのバイト数の全てにセパレータコード「７Ｅ」を
書込んでいるものであると判定し、次のコマンドまでと
ぶために初期状態に戻り、アドレスの歩進を繰返す。

これによつて、送信データの編集に際して、コマンド別
に定められた最大バイト数のデータを伝送するが、デー
タのないキヤラクタには何の意味も持たないセパレータ
コード「７Ｅ」を書込むことにより、送信データの編集
を簡単にできる利点がある。前述のごとくしてバツフア
エリアに記憶されているコマンド別のデータを各コマン
ドに対応する格納エリアに転送するのを繰返すことによ
り、伝送された全てのコマンド別データを転送し終える
と、メモリ１６のＯ番地に記憶されている桁数が零とな
る。

このため、桁数が零か否かの判定ステツプにおいて零で
あることを判定すると、ＣＰＵｌ３は各コマンド別の処
理へ移る。すなわち、ＣＰＵｌ３はスタツクポインタ（
ＡＤＲｌＯＯ）の内容に基づいて処理すべきコマンドの
コードを読出して処理し、スタツクポインタの内容を１
ずつ減算して、これが１００となる（すなわち処理すべ
きコマンドがなくなる）まで順次繰り返す。例えば、先
に伝送されたコマンド数がＣＭＤｌ〜ＣＭＤ３であれば
、ＣＭＤ３→ＣＭＤ２→ＣＭＤｌの順序で各コマンドの
処理を実行する。このように、１フレームデータが伝送
されると、一旦１フレームデータをバツフアエリアに記
憶させておき、その後データ伝送された１フレームデー
タカ相己の端末装置へ伝送されたデータか否かを判別し
、自己の端末装置へ伝送されたデータであれば各コマン
ド別に順次データを対応する格納エリア−退避させ、そ
ののち退避したコマンド別のデータに基づいて適宜のコ
マンド処理を行うことにより、データ伝送速度がコマン
ド処理を行うのに要する時間に比べてはるかに高速であ
つても十分対処できる利点がある。

なお、上述の実施例では、データ伝送装置として、中央
処理装置と端末装置間のデータ伝送の場合について説明
したが、端末装置相互間であつてもこの発明のデータ伝
送方式を適用できることはいうまでもない。

以上のように、この発明によれば、１フレームデータの
先頭キヤラクタに、データ伝送する１フレームデータの
語長すなわちキヤラクタ数を表わすデータを付加してい
るため、受信側ではエラー処理のための時間をデータの
長さに適した時間に設定でき、可変データを伝送する場
合であつてもエラーの発生したときに迅速な対処が行え
、しかも１フレームデータの前後にフラグを付加する必
要がないためフラグ判定回路やフラグ付加回路を必要と
せず、簡単な構成かつ安価にしてデータ伝送できる等の
効果が奏される。

【図面の簡単な説明】

第１図はこの発明の一実施例のプロツク図である。 第２図はこの発明によつてデータ伝送される１フレーム
データのフオーマツトを図解的に示した図である。第３
図はこの発明の動作を説明するためのタイムチヤートで
ある。第４図はメモリ１６の記憶領域を図解的に示した
図である。第５図はこの発明の一実施例のデータ伝送に
おける受信側の動作を説明するためのフローチヤートで
ある。第６図はこの発明によつてデータ伝送されたデー
タに基づいて端末装置がデータ処理する動作を示すフロ
ーチヤートである。図において、１は中央処理装置、２
，３はデータ送受信ライン、１０Ａないし１０Ｎは端末
装置、１１Ｒはレシーバ、１１Ｔはドライバ、１２は直
並列変換回路、１３は演算処理手段（ＣＰＵ）、１４は
タイマ、１５はＤＭＡ制御回路、１６はメモリ、１７は
０Ｒゲート、１８Ａはアドレスバス、１８Ｃはコントロ
ールバス、１８Ｄはデータバスを示す。

Claims (1)

1. 【特許請求の範囲】 １ 少なくとも第１のデータ伝送装置と第２のデータ伝
   送装置との間でデータを伝送するデータ伝送方式におい
   て、前記第１または第２のデータ伝送装置のうち少なく
   とも受信側は、演算処理手段にメモリとダイレクト・メ
   モリ・アクセス制御回路とを備え、前記第１または第２
   のデータ伝送装置のうち送信側は、１フレームデータの
   先頭キャラクタに１フレームのキャラクタ数を表わす語
   長データを配置したデータフォーマットで伝送し、前記
   受信側のデータ伝送装置に含まれる演算処理手段は、予
   めダイレクト・メモリ・アクセス制御回路に受信キャラ
   クタ数として１をセットしてデータを受信し、前記受信
   側のデータ伝送装置に含まれるダイレクト・メモリ・ア
   クセス制御回路は１フレームデータの先頭キャラクタを
   受信したことに応じて演算処理手段に割込みをかけ、こ
   れによつて演算処理手段は先頭キャラクタの語長データ
   に基づくキャラクタ数をダイレクト・メモリ・アクセス
   制御回路にセットし、前記ダイレクト・メモリ・アクセ
   ス制御回路は、セットされたキャラクタ数の間ダイレク
   ト・メモリ・アクセス方式によりデータを受信し、全キ
   ャラクタを受信したのち前記演算処理手段に割込みをか
   けるようにした、データ伝送方式。 ２ 前記受信側となるデータ伝送装置に含まれる演算処
   理手段は、受信した１フレームデータの語長データに基
   づいてデータ伝送時間の監視を行うようにした、特許請
   求の範囲第１項記載のデータ伝送方式。